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verilog语法问题

宫梓萱 2019-01-24 浏览量:799

例如:

always@( posedge sys_clk20m or negedge sys_rst)
           if( !sys_rst ) begin
                             ReadClk20m_Cnt<=5'd0;
                          Temp_Buff     <=24'd0;
          end

          else  Temp_Buff[23-ReadClk20m_Cnt]<=data_port;


 Temp_Buff[23-ReadClk20m_Cnt]<=data_port;这条语句能不能在一个周期(50ns)内执行完​.

怎么判断一条语句可以在一个周期内执行完



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  • 语句肯定是可以执行完的 至于能不能一个周期输出你想要的结果,可能才是你要问的问题吧,这个的话 可以通过仿真 和时序逻辑分析来判断
    • 发布于 2019-01-25
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其他答案 数量:5
  • 如果要确定你的指令是否要在一个周期内执行完成最后是用仿真器来仿真一下才能知道
    • 发布于2019-01-29
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  • fpga本身实时性就很高,如果要检测是否在一个周期内执行的话需要用到更高的处理器进行检测。
    • 发布于2019-01-29
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  • 通过仿真验证就比较清楚
    • 发布于2019-01-31
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  • 最好是 多运行几次,看看每次修改参数的区别
    • 发布于2019-02-21
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  • 最好是要把你的代码仿真,通过仿真来检测
    • 发布于2019-02-28
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