CPLD不可以进行倍频,所以,可使用外部的PLL来增加输入的时钟的速度
也可以使用高速度的晶振的。
CPLD是不能超频的,它本身没有锁相环,要提高速度,只能是利用它内部的逻辑实现一个二倍频,或者四倍频的那些电路,用个D触发器就行
或者换MAX X系列的CPLD,这种就能支持锁相环,它属于介乎于CPLD和FPGA之间的器件
可以从程序上进行优化,把一些不必要的运算去掉。
还有加大晶振的频率
由于是集成度问题想要优化只能从软件下手比如说在程序中加大频率