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金钱豹爱一个人好难,技术达人更难!

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这个问题如何解决啊?

如果时钟进入, 会存在一定的延时, 意味着信号比时钟先到达触发器, 怎样通过约束文件增加输入信号的延时呢?我试过对"MEDDELAY"的约束.

Xilinx公司的芯片在热设计方面可以提供哪些工具和资料?

  Xilinx公司的芯片在热设计方面可以提供哪些工具和资料?

为了FPGA保证设计可靠性, 需要重点关注哪些方面?

 为了FPGA保证设计可靠性, 需要重点关注哪些方面?

FAST是否一定比不设定(NONE)要节省LC资源?

   在编译前设定一个模块的Synthesis Style为FAST是否一定比不设定(NONE)要节省LC资源?

多次编译同一设计生成的带延时的网表文件中的延时是否一样?

用QUARTUS多次编译同一设计生成的带延时的网表文件中的延时是否一样?

先把HDL源代码编译为edf文件后再使用ALTERA的工具编译?

  ALTERA是建议直接使用MAXPLUSII或QUARTUS编译HDL源代码, 还是使用第三方EDA工具(如SYNPLIFY、LeoanrdoSpectrum或SYNOPSYS)先把HDL源代码编译为edf文件后再使用ALTERA的工具编译?

对CMOS电平, 是否需要用OpenDrain 加上下拉电阻来实现?

  当Vccio=3. 3V时, 对于输入脚, 它兼容TTL, CMOS电平;对输出脚, 它是否也兼容TTL和CMOS电平?对CMOS电平, 是否需要用OpenDrain 加上下拉电阻来实现?

什么是.scf?

什么是