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FPGA的乘法器怎么做时钟约束

Eagleson 2018-03-13 浏览量：1058
如题~
FGPA/CPLD
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  • 正常约束，如果使用altera的宏函数，可以在Megawizard里设置流水级数，放松时序要求。当然代价是乘法结果输出需要等待更多的时钟周期。这时候可以使用多周期约束，不影响系统整体性能（对数据实时处理要求不大的情况下）
    • 发布于 2018-04-17
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Eagleson 回复了 coyoo：十分感谢您的回复~ 回复

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