这个是设置 信号 检测 标准的,
posedge 上升沿
negedge 下降沿
posedge是上升沿,电平从低到高跳变
negedge是下降沿,电平从高到低跳变
上升沿与下降沿。
在程序中的使用
always @(negedge clrn or posedge clk)
这个是FPGA或是CPLD的编程时用的,
P是上升沿
N是下降沿
positive edge 是上升沿,电平由低变为高 这个边沿为上升沿
negative edge 是下降沿,电平由高变为低 这个边沿为下降沿
一个下降沿 一个表示上升沿 一般使用在 Verilog 语言中