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verglog和VHDL两者有什么区别,学习哪种比较好?

烽火连城永不止 2019-10-20 浏览量:394
verglog和VHDL两者有什么区别,学习哪种比较好?
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  • Verilog和VHDL都是用于逻辑设计的硬件描述语言,并且都已成为IEEE标准。VHDL的逻辑综合就较之Verilog要出色一些。所以,Verilog HDL作重强调集成电路的综合,而VHDL强调于组合逻辑的综合
    • 发布于 2019-10-21
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其他答案 数量:1
  • 以前开发都是用vhdl,现在新出来板子例程都是用verglog语言,所以现在学习verglog比较好
    • 发布于2019-10-20
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verglog和VHDL两者有什么区别,学习哪种比较好?