我看网上很多资料都说Verilog设计中要避免产生锁存器，会带来很多问题，甚至综合时会被综合掉。
如果想让某一个值X在if（...）条件成立时更新X的值，当if（...）条件不成立时，保持原来的值，这样必然会产生锁存器。
但是如果就是想要一个这样的逻辑效果，保持原来的值，除了产生锁存器外，有没有其他的办法解决，来达到这种保存原来的值的效果？
