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FPGA PLL咨询

guyuemao 2017-06-05 浏览量：872
最近在学习FPGA，手头的开发板是黑金AX301，主时钟是50MHz的，怎么通过锁相环将主时钟设为自己想要的呢？
FGPA/CPLD
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  • 你好：

    我介绍一下方法，首先你要在那个VHDL编辑界面的右侧找到PLL这个IP核，然后输入相关参数，再导出生成的.v文件即可


    下面是一个教程的一部分，你可以参考一下






    • 发布于 2017-06-05
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guyuemao 回复了 chen0000009：我看到了你说的界面了，怎么不选ALTRA PLL呢 回复
chen0000009 回复了 guyuemao：都一样吧，看具体用途 回复

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