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FPGA中PLL最大频率问题

無唁苡對 2018-04-23 浏览量：4311

我把50MHz的频率经过PLL变到最大的1600MHz，然后分频到115200，但是为什么时钟就不能用了？？？

FGPA/CPLD

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最佳答案

王奕
确实可以到，但是你只是需要115200的时钟不用倍频那么大的，而且这是极限频率会严重影响你的设计布局布线
- 发布于 1天前
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其他答案数量：11

汉云
你是使用的什么样的芯片，哪个型号的FPGA呢，支持的最大频率是多少？1.6G ,这个太大了吧，
- 发布于2天前
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無唁苡對 回复了汉云：CYCLONE V ,我把pll倍频的时钟10分频，16个时钟周期发送一位数据，能正常接收数据 回复

王奕
FPGA PLL 输出频率是有限的据我所知 altera cyclone IV系列最高也就600M 1600M太大了吧，题主检查一下 PLL 的工作是否异常，直接用50M分频可以吧，不用PLL倍频的
- 发布于2天前
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無唁苡對 回复了 Eagleson ：我想知道最大速度是多少，完后看到pll最大能打1600M 回复

Eagleson 回复了 Eagleson ：你的芯片是什么？ 回复

Eagleson 回复了無唁苡對：你的芯片是什么？ 回复

無唁苡對 回复了 Eagleson ：cyclone V 5CSEMA5F31C6N 回复

Eagleson 回复了無唁苡對：这个片子是支持1600M频率的一般不那么用 回复

@曲终人散@
能有这么强的PLL？？？？？？？？？？？
- 发布于1天前
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無唁苡對 回复了 @曲终人散@ ：我看手册写的能到1000多M 回复

無唁苡對
这个是我设置时的图片
- 发布于1天前
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Eagleson 回复了無唁苡對：你的芯片是什么？ 回复

STM64
应该不可能，除非高新开发的很贵的板子，1.6G过几年或许会普及
- 发布于1天前
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chen0000009
应该是你的倍频之后的值超出了FPGA芯片的上限，一般的FPGA像cy4那种级别的最多跑到400M左右的
- 发布于1天前
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明有几时有
应该是超过了FPGA的最大时钟频率了
- 发布于1天前
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donatello
1.6G的PLL我从来没见过，即使是高速FPGA也很少有这么高的，无法使能时钟肯定就是FPGA无法识别这么高的信号了，一般用几百M的频率肯定够用了，没必要这么高。
- 发布于1天前
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megar
牛，还可以这么玩的，每个PLL的参数你没有看么？一般倍频就可以了，你这是当ARM啊！
- 发布于1天前
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無唁苡對
确实有PLL运行的范围到1600M
- 发布于1天前
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Eagleson 回复了無唁苡對：没必要倍频到1600M 回复

US
1.6G不是给普通io用的，是给serdes用的，1.6G在fpga内部时序基本无法满足
- 发布于26分钟前
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