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求教：一些电阻电容在具体电路中的作用

shaorc 2016-11-02 浏览量：1093
电子元器件
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  • shaorc 发表于 2016-11-2 13:44
    先谢谢你，还有一下追问
    1.在Vcc和端口之间加上一个10K电阻（上拉电阻），为什么输出驱动能力加强了？不 ...

    上拉是对器件注入电流，下拉是输出电流,弱强只是上拉电阻的阻值不同，没有什么严格区分,对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。上拉电阻： 就是从电源高电平引出的电阻接到输出
    1，如果电平用OC(集电极开路，TTL)或OD(漏极开路，CMOS)输出，那么不用上拉电阻是不能工作的， 这个很容易理解，管子没有电源就不能输出高电平了。
    2，如果输出电流比较大，输出的电平就会降低（电路中已经有了一个上拉电阻，但是电阻太大，压降太高），就可以用上拉电阻提供电流分量， 把电平“拉高”。（就是并一个电阻在IC内部的上拉电阻上， 让它的压降小一点）。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。上，就是指高电平；所谓下，是指低电平。上拉，就是通过一个电阻将信号接电源，一般用于时钟信号数据信号等。下拉，就是通过一个电阻将信号接地，一般用于保护信号。这是根据电路需要设计的，主要目的是为了防止干扰，增加电路的稳定性。
    • 发布于 2016-11-02
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其他答案 数量：5
  • shaorc 发表于 2016-11-2 13:44
    先谢谢你，还有一下追问
    1.在Vcc和端口之间加上一个10K电阻（上拉电阻），为什么输出驱动能力加强了？不 ...

    转一篇什么是阻抗匹配以及为什么要阻抗匹配...

    阻抗匹配在高频设计中是一个常用的概念，这篇文章对这个“阻抗匹配”进行了比较好的解析。回答了什么是阻抗匹配。
    阻抗匹配（Impedance matching）是微波电子学里的一部分，主要用于传输线上，来达至所有高频的微波信号皆能传至负载点的目的，不会有信号反射回来源点，从而提升能源效益。

    大体上，阻抗匹配有两种，一种是透过改变阻抗力（lumped-circuit matching），另一种则是调整传输线的波长（transmission line matching）。
    要匹配一组线路，首先把负载点的阻抗值，除以传输线的特性阻抗值来归一化，然后把数值划在史密夫图表上。

    改变阻抗力
    把电容或电感与负载串联起来，即可增加或减少负载的阻抗值，在图表上的点会沿著代表实数电阻的圆圈走动。如果把电容或电感接地，首先图表上的点会以图中心旋转180度，然后才沿电阻圈走动，再沿中心旋转180度。重覆以上方法直至电阻值变成1，即可直接把阻抗力变为零完成匹配。

    调整传输线
    由负载点至来源点加长传输线，在图表上的圆点会沿著图中心以逆时针方向走动，直至走到电阻值为1的圆圈上，即可加电容或电感把阻抗力调整为零，完成匹配

    阻抗匹配则传输功率大，对于一个电源来讲，单它的内阻等于负载时，输出功率最大，此时阻抗匹配。最大功率传输定理，如果是高频的话，就是无反射波。对于普通的宽频放大器，输出阻抗50Ω，功率传输电路中需要考虑阻抗匹配，可是如果信号波长远远大于电缆长度，即缆长可以忽略的话，就无须考虑阻抗匹配了。阻抗匹配是指在能量传输时，要求负载阻抗要和传输线的特征阻抗相等，此时的传输不会产生反射，这表明所有能量都被负载吸收了.反之则在传输中有能量损失。高速 PCB布线时，为了防止信号的反射，要求是线路的阻抗为50欧姆。这是个大约的数字，一般规定同轴电缆基带50欧姆，频带75欧姆，对绞线则为100欧姆，只是取个整而已，为了匹配方便.

    阻抗从字面上看就与电阻不一样，其中只有一个阻字是相同的，而另一个抗字呢？简单地说，阻抗就是电阻加电抗，所以才叫阻抗；周延一点地说，阻抗就是电阻、电容抗及电感抗在向量上的和。在直流电的世界中，物体对电流阻碍的作用叫做电阻，世界上所有的物质都有电阻，只是电阻值的大小差异而已。电阻小的物质称作良导体，电阻很大的物质称作非导体，而最近在高科技领域中称的超导体，则是一种电阻值几近于零的东西。但是在交流电的领域中则除了电阻会阻碍电流以外，电容及电感也会阻碍电流的流动，这种作用就称之为电抗，意即抵抗电流的作用。电容及电感的电抗分别称作电容抗及电感抗，简称容抗及感抗。它们的计量单位与电阻一样是奥姆，而其值的大小则和交流电的频率有关系，频率愈高则容抗愈小感抗愈大，频率愈低则容抗愈大而感抗愈小。此外电容抗和电感抗还有相位角度的问题，具有向量上的关系式，因此才会说：阻抗是电阻与电抗在向量上的和。

    阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，得到最大功率输出的一种工作状态。对于不同特性的电路，匹配条件是不一样的。
    在纯电阻电路中，当负载电阻等于激励源内阻时，则输出功率为最大，这种工作状态称为匹配，否则称为失配。
    当激励源内阻抗和负载阻抗含有电抗成份时，为使负载得到最大功率，负载阻抗与内阻必须满足共扼关系，即电阻成份相等，电抗成份只数值相等而符号相反。这种匹配条件称为共扼匹配。
    一.阻抗匹配的研究
    在高速的设计中，阻抗的匹配与否关系到信号的质量优劣。阻抗匹配的技术可以说是丰富多样，但是在具体的系统中怎样才能比较合理的应用，需要衡量多个方面的因素。例如我们在系统中设计中，很多采用的都是源段的串连匹配。对于什么情况下需要匹配，采用什么方式的匹配，为什么采用这种方式。
    例如：差分的匹配多数采用终端的匹配；时钟采用源段匹配；

    1、 串联终端匹配
    串联终端匹配的理论出发点是在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R，使源端的输出阻抗与传输线的特征阻抗相匹配，抑制从负载端反射回来的信号发生再次反射.
    串联终端匹配后的信号传输具有以下特点：
    A 由于串联匹配电阻的作用，驱动信号传播时以其幅度的50％向负载端传播；
    B 信号在负载端的反射系数接近＋1，因此反射信号的幅度接近原始信号幅度的50％。
    C 反射信号与源端传播的信号叠加，使负载端接受到的信号与原始信号的幅度近似相同；
    D 负载端反射信号向源端传播，到达源端后被匹配电阻吸收；？
    E 反射信号到达源端后，源端驱动电流降为0，直到下一次信号传输。

    相对并联匹配来说，串联匹配不要求信号驱动器具有很大的电流驱动能力。

    选择串联终端匹配电阻值的原则很简单，就是要求匹配电阻值与驱动器的输出阻抗之和与传输线的特征阻抗相等。理想的信号驱动器的输出阻抗为零，实际的驱动器总是有比较小的输出阻抗，而且在信号的电平发生变化时，输出阻抗可能不同。比如电源电压为＋4.5V的CMOS驱动器，在低电平时典型的输出阻抗为 37Ω，在高电平时典型的输出阻抗为45Ω[4]；TTL驱动器和CMOS驱动一样，其输出阻抗会随信号的电平大小变化而变化。因此，对TTL或CMOS 电路来说，不可能有十分正确的匹配电阻，只能折中考虑。
    链状拓扑结构的信号网路不适合使用串联终端匹配，所有的负载必须接到传输线的末端。否则，接到传输线中间的负载接受到的波形就会象图3.2.5中C点的电压波形一样。可以看出，有一段时间负载端信号幅度为原始信号幅度的一半。显然这时候信号处在不定逻辑状态，信号的噪声容限很低。
    串联匹配是最常用的终端匹配方法。它的优点是功耗小，不会给驱动器带来额外的直流负载，也不会在信号和地之间引入额外的阻抗；而且只需要一个电阻元件。

    2、 并联终端匹配

    并联终端匹配的理论出发点是在信号源端阻抗很小的情况下，通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配，达到消除负载端反射的目的。实现形式分为单电阻和双电阻两种形式。
    并联终端匹配后的信号传输具有以下特点：
    A 驱动信号近似以满幅度沿传输线传播；
    B 所有的反射都被匹配电阻吸收；
    C 负载端接受到的信号幅度与源端发送的信号幅度近似相同。
    在实际的电路系统中，芯片的输入阻抗很高，因此对单电阻形式来说，负载端的并联电阻值必须与传输线的特征阻抗相近或相等。假定传输线的特征阻抗为50Ω，则R值为50Ω。如果信号的高电平为5V，则信号的静态电流将达到100mA。由于典型的TTL或CMOS电路的驱动能力很小，这种单电阻的并联匹配方式很少出现在这些电路中。
    双电阻形式的并联匹配，也被称作戴维南终端匹配，要求的电流驱动能力比单电阻形式小。这是因为两电阻的并联值与传输线的特征阻抗相匹配，每个电阻都比传输线的特征阻抗大。考虑到芯片的驱动能力，两个电阻值的选择必须遵循三个原则：
    ⑴． 两电阻的并联值与传输线的特征阻抗相等；
    ⑵． 与电源连接的电阻值不能太小，以免信号为低电平时驱动电流过大；
    ⑶． 与地连接的电阻值不能太小，以免信号为高电平时驱动电流过大。

    并联终端匹配优点是简单易行；显而易见的缺点是会带来直流功耗：单电阻方式的直流功耗与信号的占空比紧密相关？；双电阻方式则无论信号是高电平还是低电平都有直流功耗。因而不适用于电池供电系统等对功耗要求高的系统。另外，单电阻方式由于驱动能力问题在一般的TTL、CMOS系统中没有应用，而双电阻方式需要两个元件，这就对PCB的板面积提出了要求，因此不适合用于高密度印刷电路板。

    当然还有：AC终端匹配； 基于二极管的电压钳位等匹配方式。

    二 .将讯号的传输看成软管送水浇花

    2.1 数位系统之多层板讯号线（Signal Line）中，当出现方波讯号的传输时，可将之假想成为软管（hose）送水浇花。一端于手握处加压使其射出水柱，另一端接在水龙头。当握管处所施压的力道恰好，而让水柱的射程正确洒落在目标区时，则施与受两者皆欢而顺利完成使命，岂非一种得心应手的小小成就？

    2.2 然而一旦用力过度水注射程太远，不但腾空越过目标浪费水资源，甚至还可能因强力水压无处宣泄，以致往来源反弹造成软管自龙头上的挣脱!不仅任务失败横生挫折，而且还大捅纰漏满脸豆花呢！

    2.3 反之，当握处之挤压不足以致射程太近者，则照样得不到想要的结果。过犹不及皆非所欲，唯有恰到好处才能正中下怀皆大欢喜。

    2.4 上述简单的生活细节，正可用以说明方波（Square Wave）讯号（Signal）在多层板传输线（Transmission Line，系由讯号线、介质层、及接地层三者所共同组成）中所进行的快速传送。此时可将传输线（常见者有同轴电缆Coaxial Cable，与微带线Microstrip Line或带线Strip Line等）看成软管，而握管处所施加的压力，就好比板面上“接受端”（Receiver）元件所并联到Gnd的电阻器一般，可用以调节其终点的特性阻抗（Characteristic Impedance），使匹配接受端元件内部的需求。


    三. 传输线之终端控管技术（Termination）

    3.1 由上可知当“讯号”在传输线中飞驰旅行而到达终点，欲进入接受元件（如CPU或Meomery等大小不同的IC）中工作时，则该讯号线本身所具备的“特性阻抗”，必须要与终端元件内部的电子阻抗相互匹配才行，如此才不致任务失败白忙一场。用术语说就是正确执行指令，减少杂讯干扰，避免错误动作”。一旦彼此未能匹配时，则必将会有少许能量回头朝向“发送端”反弹，进而形成反射杂讯（Noise）的烦恼。

    3.2 当传输线本身的特性阻抗（Z0）被设计者订定为28ohm时，则终端控管的接地的电阻器（Zt）也必须是28ohm，如此才能协助传输线对Z0的保持，使整体得以稳定在28 ohm的设计数值。也唯有在此种Z0=Zt的匹配情形下，讯号的传输才会最具效率，其“讯号完整性”（Signal Integrity，为讯号品质之专用术语）也才最好。


    四.特性阻抗（Characteristic Impedance）

    4.1 特性阻抗 当某讯号方波，在传输线组合体的讯号线中，以高准位（High Level）的正压讯号向前推进时，则距其最近的参考层（如接地层）中，理论上必有被该电场所感应出来的负压讯号伴随前行（等于正压讯号反向的回归路径 Return Path），如此将可完成整体性的回路（Loop）系统。该“讯号”前行中若将其飞行时间暂短加以冻结，即可想象其所遭受到来自讯号线、介质层与参考层等所共同呈现的瞬间阻抗值（Instantanious Impedance），此即所谓的“特性阻抗”。　　是故该“特性阻抗”应与讯号线之线宽（w）、线厚（t）、介质厚度（h）与介质常数（Dk）都扯上了关系。

    4.2 阻抗匹配不良的后果　　由于高频讯号的“特性阻抗”（Z0）原词甚长，故一般均简称之为“阻抗”。读者千万要小心，此与低频AC交流电（60Hz）其电线（并非传输线）中，所出现的阻抗值（Z）并不完全相同。数位系统当整条传输线的Z0都能管理妥善，而控制在某一范围内（±10﹪或 ±5﹪）者，此品质良好的传输线，将可使得杂讯减少，而误动作也可避免。　　但当上述微带线中Z0的四种变数（w、t、h、 r）有任一项发生异常，例如讯号线出现缺口时，将使得原来的Z0突然上升（见上述公式中之Z0与W成反比的事实），而无法继续维持应有的稳定均匀（Continuous）时，则其讯号的能量必然会发生部分前进，而部分却反弹反射的缺失。如此将无法避免杂讯及误动作了。例如浇花的软管突然被踩住，造成软管两端都出现异常，正好可说明上述特性阻抗匹配不良的问题。

    4.3 阻抗匹配不良造成杂讯　　上述部分讯号能量的反弹，将造成原来良好品质的方波讯号，立即出现异常的变形（即发生高准位向上的Overshoot，与低准位向下的Undershoot，以及二者后续的Ringing）。此等高频杂讯严重时还会引发误动作，而且当时脉速度愈快时杂讯愈多也愈容易出错。
    那么是否什么时候都要考虑阻抗匹配？
    在普通的宽频带放大器中，因为输出阻抗为50Ω，所以需要考虑在功率传输电路中进行阻抗匹配。但是，实际上当电缆的长度对于信号的波长来说可以忽略不计时，就勿需阻抗匹配的。
    • 发布于2016-11-02
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  • 本帖最后由 MOP 于 2016-11-3 12:55 编辑

    shaorc 发表于 2016-11-3 11:27
    你好，我有以下疑问
    01.1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低於COMS電路的最低高電平 ...
    01.1
    這是因為上拉電阻,您從Vcc端看進去,電流從Vcc端流入CMOS的輸入端,所以電路等效為下圖,因此上拉電阻的(Vcc-Vpullup)就代替TTL輸出高電位,因為Vpullup存在壓降,所以不能選阻抗太大的電阻


    同理TTL要輸出低電位時,CMOS輸入端看出去,因為TTL拉到地,所以電流也從CMOS流出,流到GND,達到高低電位的邏輯準位都符合


    01.2 和01.1類似概念,考慮以下的Open collector電路

    由圖中知當Vin無電流輸入時,BJT截止,電流由Vcc流往Vout,因此BJT的集極端(Vout)就是拉到(Vcc-Vpullup),因此Vout=Vcc-Vpullup,當Vin有輸入電流時,BJT導通,電流由Vcc流經BJT到GND,所以集極端(Vout)被拉到GND,因此Vout=GND

    以上希望幫助到您:)
    • 发布于2016-11-03
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  • 本帖最后由 MOP 于 2016-11-3 15:32 编辑

    shaorc 发表于 2016-11-3 14:10
    你说的是：因此上拉電阻的(Vcc-Vpullup)就代替TTL輸出高電位
    我的疑问：
    1.如果不要上拉电阻，那么Vcc就 ...
    1. 您這個問題很好,因為您直接接Vcc,就有可能直接擊穿CMOS,所以上拉電阻串接Vcc的另外一個用途就是達到限流的效果,所以電阻為什麼在Digital/Analog Design非常重要

    2. 沒有阻礙唷,相對於不加,還是低於3.5V,但是加了,上升到Vcc-Vpullup > 3.5V (電阻阻抗不可太大)

    3. 同問題1的原因唷

    以上希望有幫助到您
    • 发布于2016-11-03
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  • MOP 发表于 2016-11-2 16:12
    1. 是上拉電阻

    Switch斷開時Vout看進去是高電位,閉合時Vout看進去是低電位

    你好，我有以下疑问
    01.1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低於COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。
    我的疑问是：一直不明白的是，本来输出能力就不够了，为什么还要接上电阻呢，接上电阻增加了阻碍，怎么还会增加驱动能力呢？

    02.2、OC門電路必須加上拉電阻，才能使用。
    我的疑问：这也是同问？
    • 发布于2016-11-03
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  • MOP 发表于 2016-11-3 12:53
    01.1
    這是因為上拉電阻,您從Vcc端看進去,電流從Vcc端流入CMOS的輸入端,所以電路等效為下圖,因此上拉電阻的 ...

    你说的是：因此上拉電阻的(Vcc-Vpullup)就代替TTL輸出高電位
    我的疑问：
    1.如果不要上拉电阻，那么Vcc就可以代替TTL输出高电平，那Vcc比(Vcc-Vpullup)更大，不是更好吗？
    2.还是没有明白，明明是加上了电阻，增加了阻碍，怎么还可以增强驱动能力。
    3.关于OC电路，我的问题也一样，就是如果不要上拉电阻，在BJT截止时，集电极端就直接拉到Vcc不好吗？何必要拉到(Vcc-Vpullup)？
    谢谢！
    • 发布于2016-11-03
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