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嵌入式人生

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他的提问 2 丨 他的回答1

嵌入式系统设计中FPGA问题

FPGA是今天许多要求最严苛的嵌入式系统设计的重要元件。由于FPGA器件的*大幅下跌，加上为设计人员带来的便利性和灵活性，FPGA在竞争激烈的全球市场上嵌入式设计产品的应用中日益增加并不足为奇。通过建立市场实力、了解客户偏好、争取客户忠诚度、发挥品牌效益和取得高利润来抢先进入市场，是推动大多数业务取得成功的关键。因此，如何将下一个绝妙构想率先推向市场?如何控制成本来赚取利润?如何在产品批量上市时保护其收益来源和品牌? 抢先进入市场 在组织管理、规划、开发、制造和营销的各个方面追求卓越应有助于实现抢先进入市场的终极目标，但是从系统设计来看，通过减少元件数来简化设计十分重要，但往往会在设计过程中被人忽略。大部分设计人员都认为关注以FPGA为基础解决方案的单位成本，将会带来最低的整体系统成本及最快的上市时间，但却发现为了支持所选的器件，需要在设计中采用大量复杂和耗时的支持基建。在低价 (以价值为基础) 的FPGA市场上，有多种不同的技术可供嵌入式系统设计人员选择，而FPGA技术的选择对于嵌入式系统设计执行的复杂性和完成的总体时间影响很大。 FPGA选择的根本差异焦点 在于使用非挥发性可重编程Flash技术或以挥发性SRAM技术为基础的FPGA。以 Flash为基础的FPGA具有单芯片和上电即行功能，大大简化了系统级设计和最终产品的集成。当电源发生故障时，以 Flash为基础的FPGA于上电或欠压检测方面无需配置加载，在上电时也不需要从MCU对FPGA进行加载，而信号源、电路布局、调试和检测亦无需额外的电源管理电路。此外，在上电时，具有上电即行功能以 Flash为基础的FPGA锁相环 (PLL) 可即时对时钟生成发挥作用，作为内核逻辑和I/O对信号进行控制。以 Flash为基础的FPGA上电即行功能提供可预测和稳定的系统启动，使设计人员能专注于设计的检测和验证方面，而不是集成和调试问题。 控制成本 为了减少企业项目的总体成本、提高利润和增加市场份额，实现最低的总体系统成本是各大公司的主要目标。设计FPGA时，设计人员不应该把单位*视为总体系统成本的唯一一环。其他常被忽略的隐藏成本也会对总体系统成本构成重大影响。没有上电即行能力便需要使用多个非必需的元件，例如用于监控和总线维护工作、时钟生成和复位控制器的CPLD，因为没有PLL和芯片产生的信号来协助系统设置。对于以Flash为基础的FPGA，使用更少元件以降低材料成本只是整个成本节省的开端。电路板面积的减少所降低的电路板成本、产品可靠性和良率的提高，加上功耗的降低，将可使用更经济的电源及无需强制冷却技术，使得成本进一步下降。每一个嵌入式系统都有不同的要求，但不是所有系统都可从减少这些元件的应用中获益，不过一般来说，在下一个嵌入式系统设计中使用非挥发性FPGA可能是降低总材料成本的最英明决定。 除了元件、电路板和组装的总材料成本外，还有一些与附加非必要元件的确认、验证和资格认证相关的重要 (及通常是无形的) 成本。这会使得开发进度延迟及设计工程成本增加，即由于资源的不当运用而削弱生产力。 最后，某些产品特性必须在设计阶段与操作及制造过程一起考虑，以便提高制造的效率。选择非挥发性FPGA解决方案可以通过简单化的测试和简易的产品验证、提高良率、减小风险、减小EMI、减少供应商和降低库存，从而降低运作成本。 学习技术并不难，关键要有恒心，更多学习嵌入式单片机 fpga学习的童鞋们请咨询李老师QQ982288214 TEL:13500505486  

FPGA牛人的经验分享[转]

这里我谈谈我的一些经验和大家分享，希望能对IC设计的新手有一定的帮助，能使得他们能少走一些弯路! 在IC工业中有许多不同的领域，IC设计者的特征也会有些不同。在A领域的一个好的IC设计者也许会花很长时间去熟悉B领域的知识。在我们职业生涯的开始，我们应该问我们自己一些问题，我们想要成为怎样的IC设计者?消费?PC外围?通信?微处理器或DSP?等等? IC设计的基本规则和流程是一样的，无论啥样的都会加到其中。HDL,FPGA和软件等是帮助我们理解芯片的最好工具。IC的灵魂是知识。因此我们遇到的第一个挑战将是获得设计的相关信息，然后理解信息并应用它。 但是有些信息不是免费的，我们需要加入一些协会或从如IEEE/ISO等那些组织购买一些文档。设计者应该有很强的背景知识来很快的理解他们，甚至能改进存在的标准或。一个好的设计者应该应该有足够的设计技能和工具应用知识并且不断的积累他们。 例如：8口以太网转换HUB控制器 需要知识：IEEE802.3标准，包括10MHZ以太网和100MHZ快速以太网。 相关领域：异步传输模式(ATM)，IEEE802.11无限局域网，IEEE1394,USB等。 HDL，计算机仿真和只能解决ASIC设计流程的数字部分。如果在IC中有任何模拟部分，他将依赖模拟设计者或从另外的厂家购买。甚至一些纯数字部分也能从另外一些厂家购买以加速上市时间。那些不是被我们设计的部分称为IP，包括HDL代码，网表，硬核。对于我们设计的技术取决于硬核。一些IP是非常贵的，如在USB2.0中的 PHY。一些小的公司没有足够的人力和软件资源来完成有些工作，甚至他们不能在缺货期预定足够的晶原，因此涉及服务公司取代了他们的工作。但并不是每个 IP都满足我们的需要，有时我们需要在购买后作一些修改。我们要在设计前决定所要用到的IPs。 在设计开始，设计者必须理解所有相关的标准、规范和算法。但是有许多方法来应用这些规范和算法。最好的结构是快速和最小芯片尺寸的结合。不幸的是，快速的需求常常和最小芯片尺寸的需求是对立的。因此，在HDL编码工作前规划一个最优的结构也是一个重要的问题。 例如： 1：除法器 除数被固定。最快的方法是查表，但是这个方法需要大的内存。我们可以可以从被除数中不断的减去除数直到新的被除数比除数小。它会花更多的时间但用最少的硬件。还有许多的方法来构建除法器，每种方法都有他自己的优点和缺点。 2：图像处理的动态评估器 从前一个图片中发现最相似的8×8模块，在整个电影剪辑中。最基本的有全搜索和三步搜索的方法。许多的论文已经讨论过优化硬件复杂度和速度的结构，这里我不再祥解释。 一个好的设计者应该要被实际经验培训和不断的。我们要在每个设计工作中非常小心和耐心。因为一个NRE将会消耗大量的金钱和数周的时间，如果他不小心犯错，设计者将会对金钱和计划失败负责。经验和小心也许是来完成一个成功的设计项目最好的方法。 以下条款是一些对一个稳步的和成功的设计的建议：(可能有些朋友也指出了其中的部分，我这里只作简要说明，可能稍有不同) 命名风格： 1不要用关键字做信号名; 2不要在中用VERILOG关键字做信号名; 3命名信号用含义; 4命名I/O口用尽量短的名字; 5不要把信号用高和低的情况混合命名; 6信号的第一个字母必须是A-Z是一个规则; 7使模块名、实例名和文件名相同; 编码风格： 记住，一个好的代码是其他人可以很容易阅读和理解的。 1尽可能多的增加说明语句; 2在一个设计中固定编码格式和统一所有的模块，根从项目领导者定义的格式; 3把全部设计分成适合数量的不同的模块或实体; 4在一个always/process中的所有信号必须相关; 5不要用关键字或一些经常被用来安全综合的语法; 6不要用复杂逻辑; 7在一个if语句中的所有条件必须相关; 设计风格 1强烈建议用同步设计; 2在设计时总是记住时序问题; 3在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它; 4在不同的情况下用if和case; 5在锁存一个信号或总线时要小心; 6确信所有寄存器的输出信号能够被复位/置位; 7永远不要再写入之前读取任何内部存储器(如SRAM) 8从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作像一个双时钟FIFO; 9在VHDL中二维数组可以使用，它是非常有用的。在VERILOG中他仅仅可以使用在测试模块中，不能被综合; 10遵守register-in register-out规则; 11像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中产生; 12确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致是最理想的; 13在嵌入式存储器中使用BIST; 14虚单元和一些修正电路是必需的; 15一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块; 16除非低功耗不要用门控时钟; 17不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够起到更好的性能(例如前向加法器); 18如果时间充裕，通过时钟做一个多锁存器来取代用MUX; 19不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state; 20在top level中作pad insertion; 21选择pad时要小心(如上拉能力，施密特触发器，5伏耐压等); 22小心由时钟偏差引起的问题; 23不要试着产生半周期信号; 24如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数; 25在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做; 26不要使用HDL提供的除法器; 27削减不必要的时钟。它会在设计和布局中引起很多麻烦，大多数FPGA有1-4个专门的时钟通道; 以上是大家在设计中最好遵守的要点，它可以使你的设计更好。