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怎样才能做到两种方式同时存在又互不影响呢？
- 2015-07-16
将EPC2与EPF10K30A连接成JTAG菊花链的形式, 在调试阶段可以跳过EPC2直接配置EPF10K30A, 而在配置通过验证以后再利用EPC2的JTAG口将EPF10K30A的配置信息固化到EPC2中去. EPC2的专用配置端与EPF10K30A配置端连接, 当系统脱离JTAG电缆上电配置时, 由EPC2完成对EPF10K30A的配置. 这个过程中有一个疑问, EPF10K30A相当于有两个配置通道（一个通过JTAG, 一个通过EPC2), 当其中一个配置通道工作时, 另外一个配置通道的存在是否会影响到配置过程的正常进行呢？如果相互影响, 怎样才能做到两种方式同时存在又互不影响呢？
这问题挺难的
- 2015-07-16
设计中Vccio=3. 3V, 假如IOH=20mA, IOL=20mA, n=10 (Total number of DC output with steady-state outputs), 如何计算PDCOUT?
那么问题来了
- 2015-07-16
关于ACEX1K的I/O脚驱动能力. ALTERA 计算功耗的datasheet 中：对ACEX1K器件, PDCOUT （power of steady-state outputs）的计算就是根据IOH, IOL来计算的, 能否告诉我ACEX1K芯片的IOH, IOL分别是多少？
一个深度不大于16位的移位寄存器, ISE综合时就会用一个LUT来替代它？
- 2015-07-16
Xilinx Virtex架构中每个对照表(LUT)都能够设置成为具有可编程深度(最多为16)的移位寄存器. 可否理解为, 在写设计的时候如果设计了一个深度不大于16位的移位寄存器, ISE综合时就会用一个LUT来替代它？