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跨时钟域的fifo深度怎么算 FPGA/CPLD

我现在的设计存在一个跨时钟域的问题,准备用FIFO解决,但是不知道FIFO的深度该怎么设?FIFO输入频率156.25M,位宽1024,输出频率312.5M,位宽512

vivado对ip进行ooc综合 FPGA/CPLD

在使用vivado对ip使用ooc进行综合一直会报:[Timing 38-316] Clock period '20.000' specified during out-of-context synthesis of instance 'mb_system/mb_system/microblaze_0_local_memory/lmb_bram' at clock pin 'clka' is different from the actual clock period '10.000' this can lead to different synthesis results.我如何在ip生成过程给他们指定时钟频率呢?

vivado内如何使用专用管脚 FPGA/CPLD

vivado内如果我想操作fpga的配置flash,根据原理图却发现那几个管脚是配置管脚,无法绑定,有什么办法可以绑定呢?

vivado内ip的位置约束如何覆盖 FPGA/CPLD

如上图所示的X1Y8,生成一个IP那么这个是固定的,而我需要实例化4个,并且分别为x1y8 x1y12 x0y12和x0y16。如何可以我只添加一个ip实现?

micropython 构造器 MicroPython

在micropython的设备驱动里的make_new函数里mp_arg_check_num这个函数的n_kw和takes_kw参数分别表示什么意思?

自动并行转串行数据流 FPGA/CPLD

根据ISE的language templates里我找到了并行转串行的代码: parameter piso_shift = <shift_width>; reg [piso_shift-2:0] <reg_name>; reg <output>; always @(posedge <clock>) if (<load_signal>) begin <reg_name> <= <input>[piso_shift-1:1]; <output> <= <input>[0]; end else begin <reg_name> <= {1'b0 <reg_name>[piso_shift-2:1]}; <output> <= <reg_name>[0]; end 发现有一个load_signal控制它什么时候转换,现在已知并行数据位宽为8,我想省去这个load_signal信号以使它自动重复转换,需要添加额外逻辑,我想过用一个计数器产生一个en信号,但是需要的资源比重很大,有什么处理策略可以尽可能减少资源比重?

git patch的疑问 Linux 系统

直接用diff命令可以产生patch,那为啥还要有git format- patch,我看两种生成的patch文件也不完全相同,diff产生的patch可以直接用在git上吗?

uboot网络初始化失败 FPGA/CPLD

使用petalinux制作的u-boot烧录的自己设计的zynq开发板上时,网络一直提示失败,ping不通pc?