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FPGA现在Verilog语言还是VHDL语言用的比较多？

skawu 2018-05-31 浏览量：2028
现在在FPGA中，是Verilog语言用的比较多，还是VHDL语言用的多？
FGPA/CPLD
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  • 现在来看，两种语言都没有太大区别，Verilog比较容易上手，而且比较灵活，常用的电路都能给描述出来；开发调试的话也有必要了解一下VHDL，两者各占一半吧，每个人有不同的习惯，谁用得多并没有太准确的答案，不过有一点要知道，verilog更像是一种语言，与电路的关系就好比c语言与编程的关系；而VHDL更像电路。
    • 发布于 2018-05-31
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其他答案 数量：10
  • 这要看你的个人喜好了，两种语言都可以运行FPGA的开发，但是VHDL更像是硬件电路的表述方式，相对Verilog来说并不是很直观。如果你的硬件电路基础很好，使用VHDL也是错的。
    而Verilog更像是一种编译语言，非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，就可以进行设计了。
    • 发布于2018-05-31
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  • 国内Verilog用的比较多，不过现在好多都在用软核的方式开发
    • 发布于2018-06-01
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  • 感觉各占一半，两者都有不少支持者，其实这二者除了部分表达不同，基本的设计思路是差不多的
    • 发布于2018-06-01
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  • 两种语言都使用  都差不多的使用率
    • 发布于2018-06-04
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  • 两个语言用的都差不多，不过国内Verilog用的比较多
    • 发布于2018-06-06
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  • 都是FPGA的硬件开发语言，本质都是一样的，相对来说Verilog多一些
    • 发布于2018-06-09
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  • 基本各占一半吧，不过以目前的市场上的开发板的用法来说 Verilog更多一些
    • 发布于2018-06-11
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  • 两种语言都是可以进行FPGA的开发，而且每家的FPGA的开发工具都是支持这两种语言的。

    使用哪一种语言都是可以的，使用者差不多都有吧，没有说哪一个多

    • 发布于2018-06-05
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