在高速 PCB 设计时为了防止反射

mo_sui 2019-01-06 浏览量：612

在高速 PCB 设计时为了防止反射就要考虑阻抗匹配，但由于 PCB 的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？另外关于 IBIS 模型，不知在那里能提供比较准确的 IBIS 模型库。我们从网上下载的库大多数都不太准确，很影响仿真的参考性。

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墨水是你
在设计高速 PCB 电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB 材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些 terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。 IBIS 模型的准确性直接影响到仿真的结果。基本上 IBIS 可看成是实际芯片 I/O buffer 等效电路的电气特性资料，一般可由 SPICE 模型转换而得 (亦可采用测量，但限制较多)，而 SPICE 的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其 SPICE 的资料是不同的，进而转换后的 IBIS 模型内之资料也会随之而异。也就是说，如果用了 A 厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的 IBIS 不准确，只能不断要求该厂商改进才是根本解决之道。
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coliner
阻抗匹配也分很多种情况：
1 输入端的匹配，就是上面讲的这种情况，信号出来遇到了阻抗变化就反射，这时候在输入端串联一个电阻，让这个电阻和内阻一起构成和传输线阻抗一样，这时候信号走过就会感觉阻抗没什么变化。
2 输出端的匹配：最远端可能是开路，或者高阻等情况，这个时候下拉一个（可能由电阻电容构成）和传输线特性阻抗一样的部分到地，当信号走到远端时也能感受到阻抗不变。大部分消除了反射。
关于到底反射了多少，反射的频率是多少，怎么计算，这个可以看看《信号完整性分析》这本神书！！！保证你马上就清楚了。
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