设计报告是怎么的出来的呢？

实践出真理，只有实践了才知道WNS与0的关系。

有WNS的話,會有機率造成logic錯誤(Timing),但因為他是根據您的Constrain去計算的,如果您的Constrain定的其實不準確,那麼結果就有可能依然可以正常運作

以上

WNS = Worst Negative Slack (最差负余量)

TNS = Total Negative Slack (总负余量)= 负余量路径的总和

WHS = Worst Hold Slack (最差保持时间余量)

THS = Total Hold Slack (总保持时间余量)= 保持时间负余量路径的总和

这个几个参数都是 FPGA设计 软件综合出来的时序报告里面的重要参数 ，小于0表示你的设计时序约束不满足​（主要是建立保持时间吧），一般的认为这些个参数都大于0表示设计满足时序要求。

关于时序约束的书籍，你可以看看比如“数字集成电路设计透视”或者市面上很多集成电路书籍，里面大多数都有时序分析的基本概念。如果要想学习如何在vivado里做时序约束和vivado的时序分析原理，那么这是免费的，去xilinx的官网网站下载vivado的使用手册。​

这些参数小于0 也只是软件的一些告警，下载后仍然可以正常运行的，只是当你的资源使用比较高或者环境恶劣的时候就容易出问题了。

以上~

因为软件没考虑布线等因素，如果这些信号中的一些和外部有联系存在iodelay，可能会在时序中产生附加影响并不会计入编译过程，这些影响不一定是负面的也可能恰好使你的板子处于可用状态。

虽然软件的报告不可全信，但存在WNS,TNS负数的设计确实存在风险，建议增加时序约束平衡你的设计。

估计是时序问题或是硬件BUG。