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Quartus中进行时钟约束有什么用？

@曲终人散@ 2017-11-20 浏览量：1230
发现不约束好像也没啥毛病呀
FGPA/CPLD
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  • 时钟约束，主要在使用高速器件，你在FPGA里面调用的模块比较多的时候，就需要时钟约束。否则FPGA在内部布线的时候采用自动布线，等你把硬件描述语言下载进FPGA，得到的效果和你预想的有差别，然后你再重新下载，发现现象和上一次的有不一样。这样，周而复始。。这就是没有始终约束引起的。
    • 发布于 2017-11-21
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电子老工程师 回复了 ：和这个封装一样的都停产了 回复

其他答案 数量：3
  • 约束会影响布局布线，使之符合外部电路要求，不约束会按照外部时钟无穷大进行布局布线，低速设计不需要约束，只有高速，或时钟依赖性非常高时才需要约束
    • 发布于2017-11-21
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  • 时钟约束文件是给软件做时钟分析用的，设计人员需要清楚自己的设计中的时序（建立时间 保持时间等）是否满足设计要求。一般低速时钟可以不做时钟约束分析。高速设计就需要进行很严格的时序分析 修改等
    • 发布于2017-11-21
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电子老工程师 回复了  ：QQ回复 回复

  • 信号传播有延迟，路径不同延时不同。但是我们设计时总是假设两个信号是同时到达的。如果不对时钟约束，有可能布出来的线就会使几个信号到达模块时间相差很大，造成误判。约束时钟后编译器会根据约和设计束，合理布线，尽量消除时钟不同步带来的竞争和冒险
    • 发布于2017-11-21
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电子老工程师 回复了  ：请提供一下客户需求 回复

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