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youzizhile

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我是一个epld的初学者 究竟如何在fpga中使用这些资源?

这些资源是在逻辑设计中需要用到的时候自动分配的,对于ram需要根据实际器件的ram大小来使用,不可以超出容量限制

延迟问题啊

利用时钟计数精确延时,

关于vhdl的问题 ?

process中的参数是只要又改变就执行

max7000系咧中,编译出现了问题?求助

优化设计,输出使能信号其实就是io的高低信号,在逻辑中来判断状态做动态引脚处理

用Altera_Cpld作了一个186 控制sdram的控制接口, 发现问题:

应该是时序经过器件之后发生了时序偏移

请问我买的树莓派2代为什么频率为700mhz?

是不是买的一代的树莓派吧

DSP工作不正常的问题?如何判别?

写入读出测试,看看是否是程序错误