关于vhdl的问题 ？

qiuqiu

• 2015-07-09

   关于vhdl的问题：process(a, b, c) begin… end process; 如果a、b、c同时改变, 该进程是否同时执行三次？

max7000系咧中，编译出现了问题？求助

qiuqiu

• 2015-07-09

  在max7000系列中, 只允许有两个输出使能信号, 可在设计中却存在三个, 每次编译时出现“device need too many [3/2] output enable signal”. 如果不更换器件（使用的是max7064lc68）. 如何解决这个问题？

用Altera_Cpld作了一个186 控制sdram的控制接口, 发现问题：

qiuqiu

• 2015-07-09

 用Altera_Cpld作了一个186（主CPU）控制sdram的控制接口, 发现问题：要使得sdram读写正确, 必须把186(主CPU)的clk送给sdram, 而不能把clk经cpld的延时送给sdram. 两者相差仅仅4ns. 而时序通过逻辑分析仪测试没有问题. 此程序在xilinx器件上没有问题. 这是怎么回事？

西门子软件安装避免重启方法

qiuqiu

• 2013-07-25