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VHDL实现分频

無唁苡對 2018-10-13 浏览量：864

我想分频实现50%占空比的时钟，但是波形不平滑，是什么原因？？？

微信图片_20181013152227.jpg
FGPA/CPLD
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  • 这种问题 ，应该是电路中的干扰与串扰导致的

    可以使用RC滤波进行一下信号的处理

    • 发布于 2018-11-06
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其他答案 数量：11
  • 信号 产生震荡，看一下电路有没有问题
    • 发布于2018-10-13
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  • 在信号线上串联33r电阻试试，可能是阻抗不匹配造成的
    • 发布于2018-10-13
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  • 这应该是寄生震荡 加电阻可以平滑一些
    • 发布于2018-10-14
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  • 看看是不是哪里有干扰，或者周边电路的元件数值也可以修改看看
    • 发布于2018-10-14
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  • 这种有可能是你的探头没有补偿导致的，把你的示波器探头补偿一下
    • 发布于2018-10-20
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  • 这个要看你外围电路，或者是示波器探头，是否引入了额外的干扰
    • 发布于2018-10-20
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  • 检查你的探头是不是被干扰了或者你的电流有高频的干扰情况
    • 发布于2018-10-23
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  • 这种小毛刺可以用rc滤波解决的，在输出端加滤波即可。
    • 发布于2018-10-31
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  • 要进行滤波才可以的，可以选择RC滤波的方式
    • 发布于2018-11-08
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  • 你的探头没校准，有可能是你的探头的问题
    • 发布于2018-11-12
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  • 示波器的探头要校准的，没校准就会出现这种波形
    • 发布于2018-11-15
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