Verilog HDL 拥有广泛的设计群体，成熟的资源也比 VHDL 丰富。
Verilog
更大优势是：它非常容易掌握，只要有 C 语言的编程基础，一般可以在 2 ～ 3
个月内掌握这种设计技术。
而 VHDL 设计相对要难一点，这个是因为 VHDL 不是很直观，可能需要有 Ada
编程基础，一般至少半年以上的专业培训才能掌握。
一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强。
之所以现在市面上使用VHDL的比较少，就是因为前述原因，虽然可能VHDL有一些Verilog不具有的优势，但这也不是太明显的差异，而确实市场上Verilog的各方面资源更多，又更易学，所以实际应用的就更广泛，再据马太效应，可能会越来越广泛。
