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比较器输出与AD信号同时输入FPGA的问题

2040 2017-05-18 浏览量：831
FPGA单独采集比较器的输出没问题，但是如果增加采集AD信号时，发现采集比较器信号的那根管脚被高阻化了，请问一般会是什么原因？
AD信号高电平是3,3V， 比较器高电平是2.5V
FGPA/CPLD
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  • 楼主可以使用 示波器测试量一下 比较器的输出是否正常~判断问题是在进FPGA之前还是进FPGA之后~
    • 发布于 2017-05-18
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其他答案 数量：4

  • 我认为是你那根管脚的驱动不够导致的


    你最好将简单的电路图放上来看看，需要分析你外围硬件的布置有没问题

    • 发布于2017-05-18
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  • 会不会是你程序把那根引脚给失能了？
    • 发布于2017-05-18
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  • 由于提供信息过少，无法定位。。。。。。
    • 发布于2017-05-18
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  • 您看看您的FPGA引腳設置方向是怎樣

    Output變成Input要調整的,宣告和邏輯都要改寫

    所以會變成高阻抗很正常

    以上

    • 发布于2017-05-19
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