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cpld的外接有源晶振频率大小从什么地方看

王栋春 2018-08-08 浏览量：1695
我想问一下altera系列CPLD芯片支持的外接的晶振的最大时钟频率从手册的什么地方能查到，有那个高手能跟我讲一下的？
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    这个是在数据手册上有，可以看看啊。

    • 发布于 2018-09-05
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其他答案 数量：12
  • 据Altera介绍，StratixII是业界速度最快、规模最大的FPGA产品。与同类产品相比，工作频率平均高出大约20%，逻辑块的数量也要多出约82%。通过此次调整生产规格，进一步提高了DSP模块、内存以及输出入信号的工作频率。具体而言，改进了Altera准备的集成开发环境“QuartusII”，用户可以在如下的工作频率下利用各种功能模块：此前350MHz的DSP模块工作频率提高至420MHz，此前350MHz的内存（M-RAM）工作频率提高至400MHz。此前800Mbit/秒的LVDS接口的传输速度在新规格中提高至1.04Gbit/秒。此外，现已确认外置的“RLDRAMII”可在超过440MHz的时钟频率下工作。
    • 发布于2018-08-09
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  • 工作晶振频率好像还真没看到，只介绍了内部IO口最大速率，参考下公版原理图，里面有推荐晶振，一般内部PLL可以倍频，参考下最大工作速率和PLL倍频倍数应该可以算出来，一般最大晶振应该限制不高，毕竟高频率晶振更贵
    • 发布于2018-08-09
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  • 这个要看到最完整的技术手册，一般是取300M的晶振
    • 发布于2018-08-10
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  • 这个只能通过丝印然后查找型号，再通过数据手册获取相关信息
    • 发布于2018-08-11
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  • 要看芯片的数据手册，上面可以找到详细的参数
    • 发布于2018-08-27
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  • 这个只能查看晶振型号然后搜索相应手册了，一般cpld的有源晶振频率在300~400MHz左右。

    • 发布于2018-08-31
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  • 手册上有一个表，上面是302M的频率，也就是说，你可以接一个300M的晶振。

    CPLD是没有PLL的

    • 发布于2018-09-05
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  • 外接晶振的最大频率都是在数据手册的电气特性参数描述里的  
    • 发布于2018-09-09
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