在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高 PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低。
请王老师介绍在高速 (>100MHz) 高密度 PCB 设计中的技巧？应当注意些什么？
您好,因為這跟您PCB上的Floorplain/Placement/route有關,所以在Floorplain階段就須考慮到哪些區塊易受干擾,將干擾產生源盡量遠離,走線上需考慮阻抗匹配,將訊號做最大能量轉移不衰減,或者差分走線增加抗干擾能力,現在已經有EDA Tool可以幫您仿真模擬這些訊號完整度的問題,加快設計速度
以上
在设计高速高密度 PCB 时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方： 控制走线特性阻抗的连续与匹配。 走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。 选择适当的端接方式。 避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。 利用盲埋孔(blind/buried via)来增加走线面积。但是 PCB 板的制作成本会增加。 在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。 除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
请参考这篇文章，第22点https://wenku.baidu.com/view/f6cd777f7cd184254a35354e.html
