在51单片机中，有时需要在使用12M晶振后分频作为主时钟。
但是在像STM32等ARM芯片里，外部晶振8M的情况下，可以用PLL锁相环倍频到72M，请问锁相环的工作原理是怎样的？倍频出来的波形是平均的吗？
能否层级的倍频下去呢？
对锁相环的工作原理，提供一个介绍比较详细的链接：
http://blog.sina.com.cn/s/blog_7656589b01016cfz.html
芯片的设计应该是与FPGA的PLL原理是一样的。
STM32好像就是几级的倍频的吧。
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