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资料描述
verilog hdl是一种用于数字逻辑电路设计的语言。用verilog hdl描述的电路设计就是该电路的verilog hdl模型。verilog hdl既是一种行为描述的语言，也是一种结构描述的语言。也就是说，既可以用电路的功能描述，也可以用元器件和它们之间的连接来建立所设计电路的verilog hdl模型。verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下5种。
system系统级（）：用高级语言结构实现设计模块的外部性能的模型。
算法级（algorithm）：用高级语言结构实现设计算法的模型。
rtl级（register transfer level）：描述数据在寄存器之间流动和如何处理这些数据的模型。
门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。
开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。
一个复杂电路系统的完整verilog hdl模型是由若干个verilog hdl模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用verilog hdl语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。
verilog hdl行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和rtl级的模型设计。这种行为描述语言具有以下功能。
可描述顺序执行或并行执行的程序结构。
用延迟表达式或事件表达式来明确地控制过程的启动时间。
通过命名的事件来触发其他过程里的激活行为或停止行为。
提供了条件、if-else、case、循环程序结构。
提供了可带参数且非零延续时间的任务（task）程序结构。
提供了可定义新的操作符的函数结构（function）。
提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。
verilog hdl语
