电子工程师技术服务社区
- 社区首页
- 下载
- ep4ce30.rar
资料描述
本帖最后由 eagleson 于 2017-1-5 20:45 编辑
根据cyclone ive的手册，在进行ddr2设计时，fpga的管脚分配是要有所考虑的，而不能随意分配。
首先，对ddr2的信号引脚做一下说明。这里以w9751g6kb（8meg×16bit×4banks）为例说明。
它的信号线包括：时钟及控制线：clk+/-，cke，rasn，casn，csn，wen；数据控制线：ba0~ba1，ldqs，udqs，udm， ldm；地址线：a0~a12；数据线：d0~d15；
在fpga中，为了更好的发挥出ddr2的性能，其会对ddr2引脚的分配做相关的约束。这里以ep4ce30f23c8n为例，f484封装。它在进行16位ddr2设计时，就指定了相关的dq、dqs和dm引脚，我们设计时应该遵从这些引脚约束。在该fpga的上、下、左、右区域分别都指定有这些引脚：
因此，在硬件设计时，应该将这些相应的引脚（16位数据dq和dqs、dqm）正确分配，至于这16位dq数据的位置则可以根据布线的方便而相互对调，保证它们在同一区即可（如dq5b区）；而对于其它的ddr2引脚（地址线、控制线等），则可以根据布线的方便而随意分配，但必须保证所有ddr2的引脚都在fpga的同一个或两个bank区（如bank3和bank4，因为有时一个bank区放不了所有这些引脚），这样做的目的就是为了便于对它们进行统一的vccio电压的指定，以及考虑后续pcb布线的方便性，注意该bank区的vccio电压必须指定为1.8v。在quartus ii中，同样也要进行正确的引脚分配，并且还要注意这些电平标准为1.8v。如果硬件设计时不按照这些约束进行相关的引脚分配，在quartus ii编译时，则可能就会报错，而导致ddr2无法正常使用。
器件选型有效带宽计算公式为：带宽 = 数据位宽×数据速率×效率对于cyclone iv和ddr2 sdram的系统，效率可以按照80%初步计算。比如一个32位的ddr2 sdram系统，如果接口时钟为125mhz，其有效带宽为32bit×125mhz×2×80% = 6.4gbps。比如要为一个200mhz的32位数据流选择一个存储器，其带宽为6.4gbps，可以使用一个32位的ddr2 sdram。32位存储器数据总线需要的x8dq/d
