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资料描述
1、stratixgx gxb时钟注意事项
1)、refclk from transceiver block0 and transceiver block4 does not drive the iq line and gclk;
2)、iq line0 and iq line1 drive the trasmitter pll,while iq line2 drive the reciever pll;
3)、refclk到iq线的连接(ep1sgx40gf1020)
block 通道 iq
0 iq0
5)、注意20通道的fpga,5个gxb模块,其中块4位于块0、1和块2、3之间;
6)、block0和block4不产生iq线。
2、关于高速差分对电气连接。
gxb模块各个差分对(tx、rx以及refclk等)可以跟不同差分标准连接,特别是参考时钟,直接连接的前提是要有很好的dc耦合或者ac耦合。
对于stratixiigx来说,dc耦合是直接连接,ac耦合是每根线串接一个电容再连接。
确认不同差分电平对接,在ac耦合情况下,必须保证发送端输出摆幅(vod)大于接收端输入摆幅(vid);在dc耦合情况下,必须保证发送端共模电压范围小于接收端共模电压范围。
3、altera内部对transceiver基本结构的培训资料:
4、最近在使用arriagx,关于gxb的ref clock说道几句。mon jul 13 2009
上图是transceiver的输入时钟的来源,从图中我们可以看到,gxb的输入时钟有几个来源:1、专用参考时钟输入(refclk,每个transceiver模块有两个);2、inter-transceiver block lines;3、全局时钟。arriagx手册原话如下:
the reference clock input to the transmitter