《基于FPGA的数字信号处理》(第2版)新书活动已结束

  • 阿尔法
  • LV4工程师
  • |      2015-08-25 17:18:58
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第一批赠送会员名单:FPGA新手 、芯人2013


FPGA新手 :新人入驻社区,从跟帖回复的次数可以了解改会员对这次活动的积极性和喜爱程度很高,希望拿到书后能学到更多有关FPGA的东西,然后来社区发主题帖,把经验和心得分享给社区内的其他小伙伴~


芯人2013 :也是新人入驻社区,从写“灵异”事件中可以了解对FPGA的喜爱程度,希望拿到新书能学习到更多的东西,如遇到问题也可以来社区分享和其他小伙伴们沟通交流~


第二批赠送会员名单:rake520 、ic_designer


rake520 :申请理由详见https://bbs.icxbk.com/group-topic-id-54040-page-2#14


ic_designer :申请理由详见https://bbs.icxbk.com/group-topic-id-54040-page-1#8


第三批赠送会员名单:630183258


本书以数字信号处理理论为基础,结合Xilinx7系列FPGA架构,深入探讨了基于FPGA实现各种数字信号处理算法的工程方法,这些算法即包括传统的基本算法(如FIR数字滤波器、数字频率合成器等),也包括较为复杂的FFT算法;即涉及单速率系统也涉及多速率系统;既有宏观上的理论讲解,也有微观上的工程实现细节和技巧的说明,同时将FPGA设计思想有机地贯穿其中。


基于FPGA的数字信号处理免费领啦!


基于FPGA的数字信号处理

 

全书共八章

 

第一章从内部结构、设计流程、调试方法三个方面介绍了FPGA技术现状;

第二章介绍了以FPGA为平台的数字信号处理系统的设计方法和注意事项;

第三章介绍了数字信号处理中的基本算法在FPGA上的实现方法,从简单的加法运算到较为复杂的CORDIC算法都涵盖其中;

第四章至第七章结合大量实例重点介绍了数字信号处理的经典算法在FPGA上的实现方法,包括FIR滤波器、直接数字频率合成器、多相滤波器、CIC滤波器、半带滤波器和FFT算法等;

第八章讲述了采用XiLinx FPGA实现数字信号处理的一些细节问题,使读者能够深入理解FPGA底层架构中;

 


试读章节请下载附件:















本次作者赠送《基于FPGA的数字信号处理》(第2版)五本,每周送1——2本,有喜欢的或者对此书感兴趣的抓紧时间来申请啦~

 

活动时间:2015825日——2015915

 

活动规则:

 

1、  跟帖分享自己在使用FPGA中遇到的各种“灵异”事件(在使用FPGA板子做项目时遇到各种有趣好玩的事情,或者做项目过程中遇到的问题);

 

2、申请者收到新书后,在论坛板块中发贴分享心得体会;

 

申请到此书的会员来论坛发帖,在以后的社区活动中获得其他产品体验的机率越大!




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所有回答 数量:49
2015-09-14
申请一本。。。
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我以我芯 2015-09-14
怎么申请,求解啊?
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lvan.liu 2015-09-12
很实用。
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LaurenGao 2015-09-09
Congratulations ! 
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ic_designer 2015-09-08
很开心中奖了,小伙伴们速度发帖跟上了
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LaurenGao 2015-09-08
片间通信不管是50MHz还是25MHz,其实都不算高。问题的关键是最终的时钟就是代码里通过状态机生成的时钟是组合逻辑生成,这个时钟频率如果是25MHz或者50MHz就会有问题,如果是很低的时钟频率,应该还好。另外,状态机本身的状态也比较多意味着相应的组合逻辑也比较复杂。你是否观察过时序是否收敛?是否用SignalTapII捕获这些信号进行观测?
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US 2015-09-06
非常想得一本,希望管理员能同意
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FPGA新手 2015-09-06
新书收到了,正在拜读,谢谢给我这个机会!我会和大家分享心得。
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FPGA新手 2015-09-06
状态机生成的时钟是50Mhz,状态机代码里面用到的是全局时钟输入100Mhz。我也试过100Mhz分频成50Mhz给状态机当时钟,生成时钟就变成了25Mhz(觉得片间可能速率太高了),就连CPCI插座都换成了防干扰的高速插头。直接用100Mhz去生成25Mhz太麻烦了没写那个。请问片间总线带时钟的,输出时钟一般的怎么处理的?我觉得除了代码对时钟的处理存在问题,干扰也是一方面的,因为我在上位机通过cpci给FPGA下传指令的时候,这几个片间总线上能抓到很强的无序信号。
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凌风绝步 2015-09-05
好东西,虽然还没学,但还是顶一个!
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