FPGA实战演练逻辑篇20：SDRAM电路设计

SDRAM电路设计

本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》

配套例程下载链接：http://pan.baidu.com/s/1pJ5bCtt

         如图3.39所示，SDRAM的电路很简单，只要将地址总线、数据总线、控制总线连接到FPGA的I/O口上即可。由于使用的是SDR SDRAM，应用中速率一般在100MHz左右，没有必要做等长处理，只要确保整体的走线长度不要过长，SDRAM的时钟走线干净可靠即可。此外，SDRAM的时钟信号SD1_CLK也不能随便找个FPGA引脚就乱接。（特权同学，版权所有）

图3.39 SDRAM存储器接口电路

         如图3.40所示，在FPGA这端，我们是把SD1_CLK专门连接到了PLL1_CLKOUTp这个引脚上。这个引脚有什么特别的，它又有什么学问？它的作用和它的名字一样，我们可以先找到它下面的一个引脚名为PLL1_CLKOUTn，他们是一对的，他们的时钟源是来自于FPGA的PLL。为什么PLL输出的时钟一定要有专门的这样一对引脚呢？和前面的全局时钟网络存在的意义有异曲同工之妙。PLL到这对引脚上的延时相对是比较受控的，目的就是为了得到更低延时、更稳定可靠的时钟信号。SDRAM的时钟高达100MHz以上，所以就必须使用这个专用的引脚。（特权同学，版权所有）

图3.40 FPGA端的SDRAM时钟引脚连接电路