试用Altera-SoC板子暂时遇到的问题记录

        我尽量描述清楚我的问题，因为我是直接编译从友晶网站下载到的例程，所以工程就不附在这里，工程名称是“SoCKit_DDR3_RTL_Test” 。

具体的问题是编译之后报告了相关DDR3路径的时序问题，如下图所示：

我发现编译报告的TimeQuest区域有个“Timing Closure Recommendation”，如下图所示：

当我选择上图右侧任意一个推荐处理方式调出TimeQuest之后，选择报告路径，出现如下的错误：

我的Quartus II版本是14.1

查看编译信息，找到一条警告信息：

Critical Warning: Timing analysis was performed on core fpga_ddr3_p0 using Quartus II v13.0 with a preliminary timing model and constraints. You must regenerate this IP in a future version of Quartus II to update the timing constraints to match the timing model.

会否该时序问题是因为我使用的版本与DDR3核产生时的版本不一致导致的？要在新QII版本里重新例化产生DDR3核？！