1.要考虑时序要求;2.要考虑EMI的要求;3.要考虑高速的要求;4.要考虑电源的要求。
试问时序都是什么要求？
EMI需要考虑哪些？
高速一般都有哪些？
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1.要考虑时序要求；2.要考虑EMI的要求；3.要考虑高速的要求；4.要考虑电源的要求。
时钟电路选择原则 1,系统中要求多个不同频率的时钟信号时,首选可编程时钟芯片; 2,单一时钟信号时,选择晶体时钟电路; 3,多个同频时钟信号时,选择晶振; 4,尽量使用DSP片内的PLL,降低片外时钟频率,提高系统的稳定性; 5,C6000、C5510、C5409A、C5416、C5420、C5421和C5441等DSP片内无振荡电路,不能用晶体时钟电路; 6,VC5401、VC5402、VC5409和F281x等DSP时钟信号的电平为1.8V,建议采用晶体时钟电路
未用的输入／输出引脚的处理 1,未用的输入引脚不能悬空不接,而应将它们上拉活下拉为固定的电平 1)关键的控制输入引脚,如Ready、Hold等,应固定接为适当的状态,Ready引脚应固定接为有效状态,Hold引脚应固定接为无效状态 2)无连接（NC）和保留（RSV）引脚,NC 引脚：除非特殊说明,这些引脚悬空不接,RSV引脚：应根据数据手册具体决定接还是不接 3)非关键的输入引脚,将它们上拉或下拉为固定的电平,以降低功耗 2,未用的输出引脚可以悬空不接 3,未用的I/O引脚:如果确省状态为输入引脚,则作为非关键的输入引脚处理,上拉或下拉为固定的电平;如果确省状态为输出引脚,则可以悬空不接
楼主提到的问题与PCB相关的，我就说说跟PCB相关的
1. DSP与SRAM/SDRAM/NandFlash,需要保证 地址线等长，数据线等长，且线间距遵守3W。为保证阻抗匹配可以用仿真软件计算线宽线间距
2. PCB叠层设计，理论上是层数多,EMC、EMI性能更好，但板层越多，制板开销越大。视走线密度来分配层数。且需要保证对称。比如4层板 s-vcc-gnd-s ,6层板 s-gnd-s-s-vcc-s 等。
3. 重要信号进行包地处理
4. 差分线保证等长等距。
首先布局要合理
时序方面：尽可能地保持信号线的长度近似相等，至少应保证一组信号线中的各个线长度大致相等，这样才会尽可能地保证信号传送的步，而不出现延时的现象。
EMI方面：要避免走线过长导致信号线受到寄生电感的干扰，多加一些0.1uF的高频旁路电容使高频电流实现电源层与接地层之间的就近消除。
1.要考虑时序要求；2.要考虑EMI的要求；3.要考虑高速的要求；4.要考虑电源的要求。
时钟电路选择原则
1,系统中要求多个不同频率的时钟信号时,首选可编程时钟芯片;
2,单一时钟信号时,选择晶体时钟电路;
3,多个同频时钟信号时,选择晶振;
4,尽量使用DSP片内的PLL,降低片外时钟频率,提高系统的稳定性;
5,C6000、C5510、C5409A、C5416、C5420、C5421和C5441等DSP片内无振荡电路,不能用晶体时钟电路;
6,VC5401、VC5402、VC5409和F281x等DSP时钟信号的电平为1.8V,建议采用晶体时钟电路
未用的输入／输出引脚的处理
1,未用的输入引脚不能悬空不接,而应将它们上拉活下拉为固定的电平
1)关键的控制输入引脚,如Ready、Hold等,应固定接为适当的状态,Ready引脚应固定接为有效状态,Hold引脚应固定接为无效状态
2)无连接（NC）和保留（RSV）引脚,NC 引脚：除非特殊说明,这些引脚悬空不接,RSV引脚：应根据数据手册具体决定接还是不接
3)非关键的输入引脚,将它们上拉或下拉为固定的电平,以降低功耗
2,未用的输出引脚可以悬空不接
3,未用的I/O引脚:如果确省状态为输入引脚,则作为非关键的输入引脚处理,上拉或下拉为固定的电平;如果确省状态为输出引脚,则可以悬空不接
楼主提到的问题与PCB相关的，我就说说跟PCB相关的
1. DSP与SRAM/SDRAM/NandFlash,需要保证 地址线等长，数据线等长，且线间距遵守3W。为保证阻抗匹配可以用仿真软件计算线宽线间距
2. PCB叠层设计，理论上是层数多,EMC、EMI性能更好，但板层越多，制板开销越大。视走线密度来分配层数。且需要保证对称。比如4层板 s-vcc-gnd-s ,6层板 s-gnd-s-s-vcc-s 等。
3. 重要信号进行包地处理
4. 差分线保证等长等距。
首先布局要合理
时序方面：尽可能地保持信号线的长度近似相等，至少应保证一组信号线中的各个线长度大致相等，这样才会尽可能地保证信号传送的步，而不出现延时的现象。
EMI方面：要避免走线过长导致信号线受到寄生电感的干扰，多加一些0.1uF的高频旁路电容使高频电流实现电源层与接地层之间的就近消除。