ISE VHDL 如何判断信号被更新

  • dfdfdf
  • LV0工程师
  • |      2013-03-21 01:52:00
  • 浏览量 1409
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我有一个累加器,当信号a,b被更新之后a加b,然后累加。 我想用active判断信号是否更新。 if (a\'active and b\'active) then 机器提示错误 不支持。 请问在不增加信号的前提下,能不能判断信号被更新?
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US 2016-05-19
学习了
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11 2013-03-28
很有成就感!
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人生就一个字 2013-03-27
是通过增加寄存器解决的.
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ickey 2013-03-24
楼主问题解决了否?
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zhouzheng 2013-03-21
增加一个信号寄存器,则通过一个cLk判断信号
变化,可以解决你的问题!
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lhgang2005 2013-03-21
增加一个信号寄存器,则通过一个cLk判断信号
变化,可以解决你的问题!
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