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Xilinx FPGA的常用配置方式
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Eagleson
- LV5工程师
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| 2016-06-22 14:15:34
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FPGA和CPLD相比，CPLD是基于ROM型的，就是在数据下载到CPLD上，掉电后不丢失。而FPGA则是基于RAM的，如果没有外部ROM存储配置数据，那么掉电后就丢失数据。所以FPGA都需要外接有配置芯片（当然现在也有基于FLASH的FPGA出现）。
Xilinx FPGA的五种常用配置方式：主串、从串、主并、从并、JTAG。前四种是相对于下载到PROM而言的（串并是相对于不同配置芯片是串口和时并口协议和FPGA通讯区分的），只有JTAG是相对于调试是将配置下载到FPGA的RAM而言的（掉电后丢失）。
其中，主模式与从模式的主要区别就是：
主模式的CCLK信号为FPGA内部产生，作为FPGA的输出。.bit流文件只能保存在板子上的PROM中；
从模式的CCLK信号由外部时钟提供。.bit流文件可以保存在任何位置，包括板上的PROM、板外的存储器。并且，从模式并非必需外部控制器，如下图：
当需要对多个器件进行并行配置时，需选择从并行模式。
主串模式：最简单、最常用的FPGA配置模式。FPGA主动控制加载外部ROM或中的bit流文件。
从串模式：FPGA接收来自外部PROM或其它器件的配置bit数据，在FPGA产生的时钟CCLK的作用下完成配置。多个FPGA可以形成菊花链，从同一配置源中获取数据。
Select MAP模式：配置数据是并行啊，是速度最快的配置模式。
SPI配置：主要在具有SPI接口的Flash电路中使用
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FPGA和CPLD相比，CPLD是基于ROM型的，就是在数据下载到CPLD上，掉电后不丢失。而FPGA则是基于RAM的，如果没有外部ROM存储配置数据，那么掉电后就丢失数据。所以FPGA都需要外接有配置芯片（当然现在也有基于FLASH的FPGA出现）。
Xilinx FPGA的五种常用配置方式：主串、从串、主并、从并、JTAG。前四种是相对于下载到PROM而言的（串并是相对于不同配置芯片是串口和时并口协议和FPGA通讯区分的），只有JTAG是相对于调试是将配置下载到FPGA的RAM而言的（掉电后丢失）。
其中，主模式与从模式的主要区别就是：
主模式的CCLK信号为FPGA内部产生，作为FPGA的输出。.bit流文件只能保存在板子上的PROM中；
从模式的CCLK信号由外部时钟提供。.bit流文件可以保存在任何位置，包括板上的PROM、板外的存储器。并且，从模式并非必需外部控制器，如下图：
当需要对多个器件进行并行配置时，需选择从并行模式。
主串模式：最简单、最常用的FPGA配置模式。FPGA主动控制加载外部ROM或中的bit流文件。
从串模式：FPGA接收来自外部PROM或其它器件的配置bit数据，在FPGA产生的时钟CCLK的作用下完成配置。多个FPGA可以形成菊花链，从同一配置源中获取数据。
Select MAP模式：配置数据是并行啊，是速度最快的配置模式。
SPI配置：主要在具有SPI接口的Flash电路中使用
当需要对多个器件进行并行配置时，需选择从并行模式。
主串模式：最简单、最常用的FPGA配置模式。FPGA主动控制加载外部ROM或中的bit流文件。
从串模式：FPGA接收来自外部PROM或其它器件的配置bit数据，在FPGA产生的时钟CCLK的作用下完成配置。多个FPGA可以形成菊花链，从同一配置源中获取数据。
Select MAP模式：配置数据是并行啊，是速度最快的配置模式。
SPI配置：主要在具有SPI接口的Flash电路中使用
