如何降低时钟抖动
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Eagleson
- LV5工程师
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| 2017-06-29 10:51:14
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接上一篇帖子：时钟抖动会造成FPGA的性能恶化，所以必须想办法降低甚至消除时钟抖动，方法一般包含以下途径：1、采用FPGA片内的锁相环（PLL）对输入时钟进行锁相。因为其内部的环路滤波器能够对输如时钟进行滤波，从而改善时钟抖动性能。2、采用何时的逻辑电平并以差分形式传输时钟。诸如LVDS或LVPECL等差分方式传输信号，能极大的 降低时钟抖动；这种差分通路还能消减信号通路上的工模噪声、干扰和串扰。3、选用相位噪声特性（时钟抖动小）更好的晶振。4、谨慎处理印制板时钟信号走线。时钟走线越短越好，以避免寄生，且走线不与其他高速信号相邻甚至交叉。
接上一篇帖子：时钟抖动会造成FPGA的性能恶化，所以必须想办法降低甚至消除时钟抖动，方法一般包含以下途径：1、采用FPGA片内的锁相环（PLL）对输入时钟进行锁相。因为其内部的环路滤波器能够对输如时钟进行滤波，从而改善时钟抖动性能。2、采用何时的逻辑电平并以差分形式传输时钟。诸如LVDS或LVPECL等差分方式传输信号，能极大的 降低时钟抖动；这种差分通路还能消减信号通路上的工模噪声、干扰和串扰。3、选用相位噪声特性（时钟抖动小）更好的晶振。4、谨慎处理印制板时钟信号走线。时钟走线越短越好，以避免寄生，且走线不与其他高速信号相邻甚至交叉。
