电容式触摸感应检测按键电路是一类对静电特别敏感的电路，因此静电放电(ESD)保护结构的选择问题对这一类电路显得特别重要。一方面要确保所选择的ESD保护结构有足够的抗静电能力，另一方面这种ESD保护结构又不能使芯片的面积和成本增加太多，基于此要求，介绍了3种应用在电容式触摸感应检测按键电路中的ESD保护结构。主要描述了这3种结构的电路形式和版图布局，着重阐述了为满足电容式触摸感应检测按键电路的具体要求而对这3种结构所作的改进。列出了这3种改进过后的ESD保护结构的特点、所占用芯片面积以及抗静电能力测试结果的比较。结果表明，经过改进后的3种ESD保护结构在保护能力、芯片面积利用率以及可靠性等方面都有了非常好的提升。
电容式触摸感应检测按键电路是近年来行业内较高的集成电路产品，这类电路通常设有一路或者多路高灵敏度的感应输入端，实际应用时通过人体手指靠近芯片检测电荷的移动，产生额外电容而改变频率或占空比，从而判断人体手指触摸动作，实现按键功能。众所周知人体是最大的静电携带者，因此在人体手指靠近芯片时会有大量静电向芯片传送，将产生潜在的破坏电压、电流以及电磁场，从而将芯片击毁，这就是静电保护(electronic staticdischarge，ESD)问题。ESD是金属－氧化物－半导体(metal-oxide-semiconductor，MOS)集成电路中最重要的可靠性问题之一，尤其是针对本文所讨论的电容式触摸感应检测按键电路。为了保证高可靠性，这类电路的ESD保护能力通常要求达到8000 V，甚至要达到10 000 V，因此必须通过在电路中加入有效的ESD保护结构才能满足设计要求。此外，这种保护结构又不能占用太多的芯片面积，否则将明显增加芯片成本，从而限制芯片的推广应用。因此如何选择合适的ESD保护结构，既能保护这一类触摸感应按键检测电路，又不至于太多增加芯片成本是这类电路设计中至关重要的问题。
本文介绍了3种应用于笔者所开发的电容式触摸感应检测按键电路中的ESD保护结构。这3种保护结构在传统ESD结构基础上结合电容式触摸感应检测按键电路的具体特点进行全面改进，以达到保护电路且尽量少地增加芯片面积的要求。这些结构也适用于其他类似的电路，希望能够给广大从事集成电路设计的工程师在考虑ESD问题时提供一些参考设计。
电容式触摸感应检测按键电路是一类对静电特别敏感的电路，因此静电放电(ESD)保护结构的选择问题对这一类电路显得特别重要。一方面要确保所选择的ESD保护结构有足够的抗静电能力，另一方面这种ESD保护结构又不能使芯片的面积和成本增加太多，基于此要求，介绍了3种应用在电容式触摸感应检测按键电路中的ESD保护结构。主要描述了这3种结构的电路形式和版图布局，着重阐述了为满足电容式触摸感应检测按键电路的具体要求而对这3种结构所作的改进。列出了这3种改进过后的ESD保护结构的特点、所占用芯片面积以及抗静电能力测试结果的比较。结果表明，经过改进后的3种ESD保护结构在保护能力、芯片面积利用率以及可靠性等方面都有了非常好的提升。
电容式触摸感应检测按键电路是近年来行业内较高的集成电路产品，这类电路通常设有一路或者多路高灵敏度的感应输入端，实际应用时通过人体手指靠近芯片检测电荷的移动，产生额外电容而改变频率或占空比，从而判断人体手指触摸动作，实现按键功能。众所周知人体是最大的静电携带者，因此在人体手指靠近芯片时会有大量静电向芯片传送，将产生潜在的破坏电压、电流以及电磁场，从而将芯片击毁，这就是静电保护(electronic staticdischarge，ESD)问题。ESD是金属－氧化物－半导体(metal-oxide-semiconductor，MOS)集成电路中最重要的可靠性问题之一，尤其是针对本文所讨论的电容式触摸感应检测按键电路。为了保证高可靠性，这类电路的ESD保护能力通常要求达到8000 V，甚至要达到10 000 V，因此必须通过在电路中加入有效的ESD保护结构才能满足设计要求。此外，这种保护结构又不能占用太多的芯片面积，否则将明显增加芯片成本，从而限制芯片的推广应用。因此如何选择合适的ESD保护结构，既能保护这一类触摸感应按键检测电路，又不至于太多增加芯片成本是这类电路设计中至关重要的问题。
本文介绍了3种应用于笔者所开发的电容式触摸感应检测按键电路中的ESD保护结构。这3种保护结构在传统ESD结构基础上结合电容式触摸感应检测按键电路的具体特点进行全面改进，以达到保护电路且尽量少地增加芯片面积的要求。这些结构也适用于其他类似的电路，希望能够给广大从事集成电路设计的工程师在考虑ESD问题时提供一些参考设计。
2.2、3种结构所占用的芯片面积以及ESD耐压测试结果比较
将以上3种结构应用到电容式触摸感应按键检测电路的设计中，芯片采用的是0.35μm MOS工艺，共有10个压焊点。3种结构所占用的芯片面积如表1所示。表中A为ESD结构所占用的芯片面积，VESD为ESD耐压测试的电压。
表1 3种ESD保护结构所占用的芯片面积和实际ESD耐压测试结果
对采用3种改进的ESD保护结构的芯片进行ESD耐压测试，结果如表1所示。从表1比较结果可以看出，全芯片ESD保护结构比二极管ESD保护结构所占用的芯片面积增加了16800μm2，面积增加的比例为16%，但ESD保护能力提高了2倍多;而跟可控硅整流器ESD保护结构相比，全芯片ESD保护结构所占的芯片面积只有可控硅整流器ESD保护结构的60%，但ESD保护能力却提高了2000V，表明全芯片ESD保护结构具有最好的ESD保护能力。
2.3、3种结构的ESD保护能力测试结果
用ESD模型之一的人体模型工业测试标准HBMMIL—STD—883F3.15.7对采用以上3种改进后的ESD保护结构的电容式触摸感应检测按键电路进行ESD保护能力测试。以PS模式为例具体说明测试方法如下:每种电路准备3个样品，这3个样品首先必须通过功能的测试;电源脚悬空，地脚接低电平，其他所有管脚也都浮悬空，在某一个测试脚上施加正电压来等效实际电路使用时所承受的正的ESD电压，起始电压为500V，以后每做一次测试电压往上增加500V，也就是说步进电压为500V;然后监控该测试脚在施加ESD电压前后的电流－电压曲线，通常采用包络线法来判断施加ESD电压前后测试脚的电流－电压曲线的变化。当相对包络线小于15%判断为施加ESD电压前后的电流－电压曲线没有变化，该管脚还可以承受更高的ESD电压。继续往上增加电压，直到超出15%这个范围，比如加到4500V，相对包络线超出了15%，就表明该测试管脚已经超过了ESD承受范围，而这时所加的ESD电压4500V的前一档，也就是说4000V就是该测试脚所能承受的最高ESD电压;再对该测试脚进行NS，PD和ND等其他3种模式的测试，如果4种模式都能通过4000V，并且经过ESD打击后电路的功能没有改变，还要3个样品都能重复该试验，这才表示这个管脚的ESD耐压为4000V。
通常ESD水平分为三级:一级为0～1999V;二级为2000～3999V;三级为4000～8000V。对于一些特殊的应用，ESD耐压要求超过10000V，那就是在三级的基础上继续往上增加ESD电压，直到所加电压超过10000V，并且测试脚的电流－电压曲线没有变化，表明该芯片的ESD耐压可以高达10000V。
FROM EDN1.3、全芯片ESD保护结构
图4显示了一种全芯片的ESD保护电路结构。这种保护结构由ESD泄放及保护结构和常规二极管保护结构两部分组成。其中ESD泄放及保护结构由RC网络、Mp和Mn两个逻辑控制管以及ESD电流泄放管TESD等组成。这部分原理简述如下:ESD对电路的损伤主要是电路的pn逆向击穿造成的不可逆而导致电路漏电。当VDD网络上出现ESD电压时，图中Vx点的初始电压为零，由于电容的“惰性”，其两端电压不能突变，因此Mp管导通，Vg端电压将随着ESD电压上升，TESD管导通，为ESD电流提供了一条到地的泄放通路。TESD的薄栅氧决定了图中Vg点的电压不能上升太高，否则会击穿栅氧从而损坏器件。因此RC网络充电抬高Vx端电压，限制Vg升高，RC充电时间一定要能够保证ESD能泄放完才关断Mn管，一般要求在200ns左右，要求TESD管的设计能够承载大电流，因此要设计足够的栅宽长比。正常情况下，TESD管的栅压为0V，其实是关闭的，因此不影响芯片的正常工作。
图4 全芯片ESD保护电路结构
这种全芯片的ESD保护结构能够很好地提高电路的ESD保护能力，但当半导体工艺到深亚微米阶段，为了防止热载流子效应，都会在MOS的源漏端采用浅掺杂( lightly doped drain，LDD) 结构。图4中的TESD管就采用了LDD结构。当TESD管导通泄放ESD电流时，大电流从这个管子的表面通过，这样结深很浅的浅掺杂处很容易损坏，从而限制了这种全芯片ESD保护结构的防护能力。
在电容式触摸感应检测按键电路中采用了一种改进的全芯片ESD保护结构，改进的是ESD电流泄放管TESD的连接方式，如图4所示。经过改进后，TESD管的栅接地，而Vg输出接TESD管的衬底，其余器件结构和参数保持不变。与通常的全芯片ESD保护结构相比，这种改进的全芯片ESD保护结构引入了寄生的横向npn管，如图4所示。
在这种改进的全芯片ESD结构中，当VDD网络上出现ESD电压时，会引起Vg电压变化，由于电压的存在，会引起衬底上电子的迁移而形成电流，电流流过衬底电阻后会抬高寄生npn管的基极电压，最终会触发这个npn管的导通，这时ESD电流是通过npn管在衬底上流过而不是在MOS管表面流过，TESD管并没有开启而是用其寄生的横向npn管来泄放ESD电流，而LDD结构不会受到ESD电流的损害，这样就能大幅提高这种保护电路ESD防护能力。
图5中虚线框部分是这种改进的全芯片ESD保护结构的版图，该图显示了逻辑控制管Mp，Mn和RC网络以及最重要的薄栅管TESD的位置，其中电容与其下的阱电阻组成ESD探测器。从图5可以看出，一个全芯片的ESD保护结构所占的芯片面积只比一个压焊点的面积略大，也就是说在某一个芯片中插入这种全芯片的ESD保护结构后，不会引起该芯片的面积增加太多，但可以大大提高该芯片的ESD保护能力。
图5 全芯片ESD保护结构的版图