字模、图片等代码提取，点阵显示的时候有用.rar

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51单片机串口 波特率参数计算软件.rar

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不管xilinx还是altera，fpga的配置模式或者方法多样，尤其是altera器件，什么as模式、ps模式、fpp模式、ap模式等等。一般逻辑设计者可能不会关心到硬件的设计，但是fpga的硬件设计者对于fpga的配置设计是一个基本要求，当然一般不可能要求每个fpga硬件设计者对每一种配置模式都很熟悉，但是由于每个人的设计习惯、方法以及使用的器件不同从而在产品研发中设计fpga的加载模式也不一样。这里努力希望集中谈谈每种配置模式，只能尽力去做，希望有这方面经验大侠多多支持。         1、jtag模式         毋庸置疑jtag模式是大家用的最多的模式，也有少数人不留jtag模式，比如就留as模式。这里我的建议的是至少在调试阶段jtag模式一定要留，不然调试很麻烦，可以在产品定型以后再丢弃jtag口。特别是在板子上有as的时候反而可以把as加载的10针座子丢弃，因为可以通过jtag口给epcs啥写程序，这样仅留一个jtag座子即可。        2、as模式        这个模式很简单，没什么好讲的，记得把模式选择弄好就是了，需要再次提醒的是as模式中配置芯片可以通过jtag口将jic文件直接烧入。        3、ap模式         ap模式是我写这篇日志的原因。ap模式只有cycloneiii器件支持，硬件设计连接可以参考ciii的handbook以及configuration handbook，这里提供一个文档介绍如何将sof转成可以烧写到flash中的格式以及如何烧写flash的方法：part1；part2 。        4、ps模式        这里把ps和fpp一起讲，无非一个串行、一个并行。这两种模式传统使用altera的enhance配置芯片或者processor+memory这种形式。近期看似乎altera不打算推他们的enhance配置芯片了，理由有三：一是enhance配置芯片本来使用的是通用flash芯片核；二是enhance配置芯片没有出新的更大容量的芯片（而epcs系列已经出了epcs128和epcs256等大容量配置芯片）；三是最新的altera的选项手册上在介绍配置方式的时候仅介绍了as（串行）和基于maxii的并行方式（加

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不管xilinx还是altera，fpga的配置模式或者方法多样，尤其是altera器件，什么as模式、ps模式、fpp模式、ap模式等等。一般逻辑设计者可能不会关心到硬件的设计，但是fpga的硬件设计者对于fpga的配置设计是一个基本要求，当然一般不可能要求每个fpga硬件设计者对每一种配置模式都很熟悉，但是由于每个人的设计习惯、方法以及使用的器件不同从而在产品研发中设计fpga的加载模式也不一样。这里努力希望集中谈谈每种配置模式，只能尽力去做，希望有这方面经验大侠多多支持。         1、jtag模式         毋庸置疑jtag模式是大家用的最多的模式，也有少数人不留jtag模式，比如就留as模式。这里我的建议的是至少在调试阶段jtag模式一定要留，不然调试很麻烦，可以在产品定型以后再丢弃jtag口。特别是在板子上有as的时候反而可以把as加载的10针座子丢弃，因为可以通过jtag口给epcs啥写程序，这样仅留一个jtag座子即可。        2、as模式        这个模式很简单，没什么好讲的，记得把模式选择弄好就是了，需要再次提醒的是as模式中配置芯片可以通过jtag口将jic文件直接烧入。        3、ap模式         ap模式是我写这篇日志的原因。ap模式只有cycloneiii器件支持，硬件设计连接可以参考ciii的handbook以及configuration handbook，这里提供一个文档介绍如何将sof转成可以烧写到flash中的格式以及如何烧写flash的方法：part1；part2 。        4、ps模式        这里把ps和fpp一起讲，无非一个串行、一个并行。这两种模式传统使用altera的enhance配置芯片或者processor+memory这种形式。近期看似乎altera不打算推他们的enhance配置芯片了，理由有三：一是enhance配置芯片本来使用的是通用flash芯片核；二是enhance配置芯片没有出新的更大容量的芯片（而epcs系列已经出了epcs128和epcs256等大容量配置芯片）；三是最新的altera的选项手册上在介绍配置方式的时候仅介绍了as（串行）和基于maxii的并行方式（加

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board：altera cycloneiii starter 开发板 ddr sdram器件：psc（台湾力晶）a2s56d40ctp-g5pp(ddr4mx16x4banks)->32mbytes->256mb。由于psc产品不提供产品手册，所以参考micron的mt46v16m16，这两款应该可以兼容。 1、首先了解ddr sdram的初始化流程（假设器件上电正常）         1）、至少一个nop命令；         2）、执行precharge all命令；         3）、等待至少trp，等待期间必须给出nop命令；         4）、加载模式寄存器（lmr）命令，设置扩展模式寄存器；         5）、等待至少tmrd，等待期间必须给出nop命令；         6）、加载模式寄存器（lmr）命令，设置模式寄存器；         7）、同5）；         8）、同2）；         9）、同3）；         10）、执行auto refresh命令；         11）、等待至少trp，等待期间issue nop命令；         12）、同10）；         13）、同11）；         14）、同6），清除dll位，即设置m8=0；         15）、同7）；结束初始化。         附网上可以找到的xilinx基于v4的ddr sdram参考设计中文说明文档，从中可以了解ddr器件基本操作流程：。       2、初步调试成功的参考设计：。

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719cd287-77b1-4af5-851f-0bfa471726c9.rar

1、stratixgx gxb时钟注意事项      1）、refclk from transceiver block0 and transceiver block4 does not drive the iq line and gclk；      2）、iq line0 and iq line1 drive the trasmitter pll，while iq line2 drive the reciever pll;      3）、refclk到iq线的连接（ep1sgx40gf1020）                block    通道     iq                 0               iq0        5）、注意20通道的fpga，5个gxb模块，其中块4位于块0、1和块2、3之间；        6）、block0和block4不产生iq线。 2、关于高速差分对电气连接。         gxb模块各个差分对（tx、rx以及refclk等）可以跟不同差分标准连接，特别是参考时钟，直接连接的前提是要有很好的dc耦合或者ac耦合。         对于stratixiigx来说，dc耦合是直接连接，ac耦合是每根线串接一个电容再连接。        确认不同差分电平对接，在ac耦合情况下，必须保证发送端输出摆幅（vod）大于接收端输入摆幅（vid）；在dc耦合情况下，必须保证发送端共模电压范围小于接收端共模电压范围。 3、altera内部对transceiver基本结构的培训资料： 4、最近在使用arriagx，关于gxb的ref clock说道几句。mon jul 13 2009 上图是transceiver的输入时钟的来源，从图中我们可以看到，gxb的输入时钟有几个来源：1、专用参考时钟输入（refclk，每个transceiver模块有两个）；2、inter-transceiver block lines；3、全局时钟。arriagx手册原话如下： the reference clock input to the transmitter

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5f3b627f-c960-47a8-913d-0377121e0ddf.rar

1、stratixgx gxb时钟注意事项      1）、refclk from transceiver block0 and transceiver block4 does not drive the iq line and gclk；      2）、iq line0 and iq line1 drive the trasmitter pll，while iq line2 drive the reciever pll;      3）、refclk到iq线的连接（ep1sgx40gf1020）                block    通道     iq                 0               iq0        5）、注意20通道的fpga，5个gxb模块，其中块4位于块0、1和块2、3之间；        6）、block0和block4不产生iq线。 2、关于高速差分对电气连接。         gxb模块各个差分对（tx、rx以及refclk等）可以跟不同差分标准连接，特别是参考时钟，直接连接的前提是要有很好的dc耦合或者ac耦合。         对于stratixiigx来说，dc耦合是直接连接，ac耦合是每根线串接一个电容再连接。        确认不同差分电平对接，在ac耦合情况下，必须保证发送端输出摆幅（vod）大于接收端输入摆幅（vid）；在dc耦合情况下，必须保证发送端共模电压范围小于接收端共模电压范围。 3、altera内部对transceiver基本结构的培训资料： 4、最近在使用arriagx，关于gxb的ref clock说道几句。mon jul 13 2009 上图是transceiver的输入时钟的来源，从图中我们可以看到，gxb的输入时钟有几个来源：1、专用参考时钟输入（refclk，每个transceiver模块有两个）；2、inter-transceiver block lines；3、全局时钟。arriagx手册原话如下： the reference clock input to the transmitter

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