Eagleson[size=4] 日拱一卒，功不唐捐 为者常成，行者常至 [/size] 兰生幽谷,不为莫服而不芳;舟行江海,不为莫乘而不浮;君子行义,不为莫知而止休
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常见HDMI接口分类
HDMI接口：HDMI接口分类 常见的HDMI接口有3类，如上图示。HDMIATYPE：标准HDMI接口，宽约15MM,高约5MM；HDMICTYPE：MiniHDMI接口，宽约10.5MM,高约2.5MM；HDMIDTYPE：MicroHDMI接口，宽约6MM,高约2.3MM，手机等数码...
谈VHDL/Verilog的可综合性以及对初学者的一...
一、HDL不是硬件设计语言 过去笔者曾碰到过不少VHDL或VerilogHDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看到一些网友提出这一类的问题。 对于这些问题...
signal tap简单详细使用
FPGA开发过程中，能够方便的观察模块中信号的时序变化对逻辑的开发有很重要的意义。在quartus中的signaltap就是能够方便的抓取模块中的信号，这类似与ISE的chipscope，但是在vivado中就没有了，必须内部例化ila，抓...
跨时钟域解决办法
跨时钟域时可以采用的方法：1如果时钟间存在着固定的频率倍数，这种情况下它们的相位一般具有固定关系，可以采用下述方法处理： 1）使用高频时钟作为工作时钟，使用低频时钟作为使能信号，当功耗不作为首要因素时建...
一个逻辑工程师的成长之路-逻辑工程师水平...
本帖最后由Eagleson于2017-4-1415:32编辑 逻辑工程师应该掌握的各种能力大概设置了5种能力，每种能力在不同的阶段有不同的要求。其中，设计完成能力是最基本的要求。 设计完成能力第一阶段：可以完成设计，基本...
FPGA视频集干货
本视频精选集涵盖了IntelFPGA的重要产品Arria10系列介绍及案例、经典IP核NiosII的构建及应用、以及FPGA周边的简介与用法。视频均由Altera资深工程师讲解，深入浅出，干货满满。希望给各位朋友们带来技术上的帮助。 ...
关于Modelsim仿真时不能编译`include文件解...
问题描述： 只要用到include，编译就出错，抱怨Cannotopen`includefile"params.v"，但是在使用params.v文件中定义的参数时，已经在调用文件中使用了“`includeparams.v”命令，如果在其他文件夹中进行编译，仿真...
ADV7513 进入 powerdown MODE
ADV7513在插拔测试中，偶尔会出现无信号输出，测试TMDS信号，只有3.3V偏置，没有信号；查询寄存器，HPD检测正常，但0x41寄存器的bit6为1，在驱动代码中增加针对0x41的查询，发现出现问题的时候，0x41寄存器会在初始...
FPGA下载文件以及升级文件的数据解压缩
本帖最后由Eagleson于2017-2-715:21编辑 FPGA下载文件在实为装载数据到内部配置RAM中，然后初始化FPGA整个电路连线以及设置片内LUT的初始值，一个系统无论大小都会初始化整片FPGA，所以在同一款芯片中无论什么设...
FPGA PS可编程重配置 INIT_DONE引脚分析
本帖最后由Eagleson于2017-2-215:23编辑 ALTERA官方提供的PS模式下载示意电路：由图上可以看出PS模式下载编程文件，只需要5个编程口，分别是：1.CONF_DONE：编程数据完成指示脚；2.nSTATUS：编程状态指示；3.DATA...