vhdl中读取错误

無唁苡對

• 2018-09-26

我把数据写到ram，然后读出来。理论上数据应该是写入的0x0001到0x0014，读出来的是0x0001到0x0014.但是我第一次写和第二次写读出的数据都不正确。第一次是程序刚下载到开发板读取的，之后是第二次及以后读取的，这是哪儿的问题？？？？

vhdlram的写入和读取

無唁苡對

• 2018-09-26

VHDL对RAM读取

無唁苡對

• 2018-09-21

我用IP核生成一个RAM，如果第一个if和第二个if语句的条件满足，当rd_add=“00010011”时令rwcmd1=‘0’，这样第一个if条件就不满足了，应该是读取的20个数据，但是我读取的却是21个数据，而且我的ceshi移交也是变化了21次，这是为什么？？？？

fpga引脚配置

無唁苡對

• 2018-09-20

我想编译仿真另一个文件，但是提示我I/O引脚资源不足，肃然在这个文件没有用到这些引脚，但是我不能删除这些配置好的引脚，因为这些引脚都是顶层文件的引脚，这应该怎么办？？？

fpga pll设置

無唁苡對

• 2018-09-20

我看数据手册fpga可以设置成1300M，而且IP核设置pll时也可以设置到1300M，但是下边又写最大402M的时钟给到芯片，这1300M是给谁的？？？？

stm32cube配置时钟

無唁苡對

• 2018-09-19

我想用单片机的fmc驱动外部sram，stm32cube怎么配置时钟可以让fmc的速度达到最快？？

vhdl对ram的读取

無唁苡對

• 2018-09-19

tx_done1是发送完成，cmd1是发送使能，rd_add是ram的读地址，我把rd_add限制在00000000到00010011一共20个数据的发送，但是会出现21个数据发送出来，这是为什么？？？

vhdl中信号问题

無唁苡對

• 2018-09-15

我定义了一个信号，不管if是什么条件，只要把这个信号在if里面赋值，这信号的值就会变，这是为什么？？？