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ISE中的PAD TO PAD CONSTRAINT 的问题
- 2015-07-09
ISE中的PAD TO PAD CONSTRAINT 是否是包括输入输出的pad时延之和再加上输入输出之间的组合逻辑的时延？还是只是输入输出之间的组合逻辑的时延？
我是一个epld的初学者 究竟如何在fpga中使用这些资源？
- 2015-07-09
我是一个epld的初学者, 目前看到xilinx的Virtex-II中嵌入大量的资源如：powerpc、ram等, 究竟如何在fpga中使用这些资源？
用MaxplusII 软件设计完后的问题
- 2015-07-09
用MaxplusII 软件设计完后, 用Delay Matrix查看延迟时间. 由于内部触发器的时钟信号用了一个输出引脚的信号, 譬如将一引脚ClkOut定义为Buffer, Clkout是一时钟信号, 然后反馈到内部逻辑, 内部逻辑用此信号作为时钟信号, 但用Delay Matrix, 却查看不到一些信号相应于ClkOut的延迟, 因为ClkOut是一Output引脚, 在Delay Matrix source 一栏中没有ClkOut信号, 如何解决这个问题？