guyuemao
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modelism仿真时间轴问题? 上图就卡死,看原贴:modelism仿真时间轴问题?//www.icxbk.com/community/thread-74776-1-1.html(出处: ICKEY BBS)
signaltap ii 在线调试操作容易吗看网上的教程,配置都不一样,也不知道哪个为准,现在就是想通过查看寄存器,最好能单步执行看看,程序错在哪里了?
FPGA程序编译后未正常执行?会不会是除法的原因呢,第一次用Verilog语言,请前辈指教!!!module number_mod_module( CLK, RSTn, Number_Data, Hunthu_Data,Tenthu_Data,Thu_Data,Hun_Data,Ten_Data, One_Data//定义十万 万 千 百 十 个位); input CLK; input RSTn; input [19:0]Number_Data; output [3:0]Hunthu_Data; output [3:0]Tenthu_Data; output [3:0]Thu_Data; output [3:0]Hun_Data; output [3:0]Ten_Data; output [3:0]One_Data; /*********************************/ reg [31:0]rHunthu; reg [31:0]rTenthu; reg [31:0]rThu; reg [31:0]rHun; reg [31:0]rTen; reg [31:0]rOne; always @ ( posedge CLK or negedge RSTn ) if( !RSTn ) begin rHunthu <= 32'd0; rTenthu <= 32'd0; rThu<= 32'd0; // rThu<= 32'd0; rHun<= 32'd0; rTen <= 32'd0;//?高级版本中,除法器默认是32位的,经过“编译”后,编译器会自动优化到何时的位宽 rOne <= 32'd0; end else begin rHunthu<= Number_Data/100000; rTenthu <= (Number_Data / 10000)%10; rThu<= (Number_Data/1000)% 10; rHun<= (Number_Data/100)% 10; rTen <= Number_Data/10; rOne <= Number_Data%10; end /***********************************/ assign Hunthu_Data = rHunthu[3:0]; assign Tenthu_Data = rTenthu[3:0]; assign Thu_Data = rThu[3:0]; assign Hun_Data = rHun[3:0]; assign Ten_Data = rTen[3:0]; assign One_Data = rOne[3:0]; /***********************************/endmodule
FPGA+部分程序编译好未生效现在可以 动态显示6位数码管,但是不能实现从0开始计数,一直显示959595,求各位前辈指教! 工程文件传不了,请看链接:FPGA 部分程序编译好未生效FPGA 部分程序编译好未生效//www.icxbk.com/community/thread-74682-1-1.html(出处: ICKEY BBS)