我自己写了一个IP核,这个IP核在testbench的测试下也达到了要求。现在想挂在zynq的平台上通过AXI总线对该IP核传输数据进行验证。但是现在手头没有开发板,请问vivado软件的SDK可以在线运行程序并观测输出引脚的电平吗?(我之前用过KEIL5软件写过STM32的程序,KEIL5软件可以提供在没有开发板的情况下在线运行程序观察引脚输出电平的功能,不知道vivado有没有。如果有的话怎么配置一下?)谢谢!!!
FPGA的FFT采集计算50Kh以内的频率,精度要求+/-1Hz,幅值的精度要求+/-25mV,不知道可以做到不?以我目前对FFT核的了解,这个频率范围太宽,貌似做不到吧。
我看网上很多资料都说Verilog设计中要避免产生锁存器,会带来很多问题,甚至综合时会被综合掉。如果想让某一个值X在if(...)条件成立时更新X的值,当if(...)条件不成立时,保持原来的值,这样必然会产生锁存器。但是如果就是想要一个这样的逻辑效果,保持原来的值,除了产生锁存器外,有没有其他的办法解决,来达到这种保存原来的值的效果?