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资料描述
“臭小鬼，又把房间弄乱了！赶紧給老娘收拾干净，不然晚饭吃空气！”
笔者很懒，房间自然也很乱，所以才会常常惹怒母亲大人。模块内容好比房间一样，如果不努力去维护它，内容会像滚雪球那样越写越乱，直至不敢入目，类似的模块笔者称为超乱模块。超乱模块是不可仿真对象的一种，我们知道仿真的本意就将仿真对象，激励内容，还有时序结果联系起来并且做出解析。如果仿真对象（模块内容）无法解读，那么解析仿真信息也无从谈起。
超乱模块的例子有：无结构模块，还有官方插件模块。无结构模块就是自由结构的模块，verilog是一门自由的语言，模块自由到没有结构其实一点也不奇怪。笔者年轻的时候建模很free style，结果模块像果冻般软绵绵地 ... 越往上建模，感觉越是给人一种“要倒了！要倒了！“ 的危机感。完后，笔者回头一看，哦买狗！乱糟糟的内容，让笔者吃不尽热狗。
“内容很乱！内容超乱”，笔者震撼道。
模块内容凌乱是后期工作的*，它任何时候会炸飞一切，而且一瞬足以让我们的努力灰飞烟灭。为了避免悲剧发生，笔者开始verilog的旅程，直至遇见它 ... 是它告诉笔者结构的重要性，它也说过没有结构，模块就是一只史莱姆而已，又弱又惨。为此，如何为模块注入结构——这门学问，成为了今天的建模技巧。
一般上，超乱模块的内容，除了设计者以外，其他人是没有办法读懂的 ... 作为契机，超乱模块就成为了保护商业秘密最好的手段，官方插件模块就是如此。笔者曾经认为官方老大是一位不私指教的好人，所以官方插件模块理应也是平易近人。但笔者打开内容来看的那刻瞬间，蛋蛋就立即掉到地上 .... 那是什么东西！？比笔者的房间还乱！？
图6.3.1 创建官方插件模块1port ram
如图6.3.1所示，假设笔者经由集成环境（quartus ii）的mega wizard 创建官方插件模块 1 port ram（作图）。模块创建完毕以后，相关的 ram.v 文件就会出现在指定的目录下（右图） ... 然后再将 ram.v打开浏览。
exp30代码行第20~27行是仿真对象的实例化，其中第31~51行是虚拟输入。虚拟输入在步骤0为ram_wren赋值1，ram_addr赋值 8’d0，ram_wrdata赋值 8’haa，然后i递增以示下一个步骤。步骤1仅
