Eagleson[size=4] 日拱一卒，功不唐捐 为者常成，行者常至 [/size] 兰生幽谷,不为莫服而不芳;舟行江海,不为莫乘而不浮;君子行义,不为莫知而止休
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fpga实现状态机
- 2018-07-26
此类错误系将某同一个reg变量在多个个always块中进行了赋值操作，此类程序是不可综合的，因此须修改程序。切记，对于同一个reg型变量只能在一个always块中对其值进行修改，当然在其它块中可以引用其值！其实这种错误是可又理解的，试想两个always都在时钟的驱动下工作，如果，我说是如果，在同一个时钟时刻，在两个alway块中对同一reg型赋值条件都满足，那么你让FPGA该怎么做呢？让它听谁哪个always块的呢？verilog最终是要生成电路在FPGA里面，这让FPGA情何又堪？如何生成电路？
