Eagleson[size=4] 日拱一卒，功不唐捐 为者常成，行者常至 [/size] 兰生幽谷,不为莫服而不芳;舟行江海,不为莫乘而不浮;君子行义,不为莫知而止休
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vhdl拆分数据
- 2018-07-20
直接定义两个8bit signal 然后 赋值即可signal a : std_logic_vector(15 downto 0);signal b : std_logic_vector(7 downto 0);signal c : std_logic_vector(7 downto 0);b(7 downto 0) = a(15 downto 8);c(7 downto 0) = a(7 downto 0);
Vivado Lab Edition是许可问题
- 2018-07-20
Vivado Lab Edition 为全新紧凑型独立产品，适合于实验室环境。它为所有 Vivado 支持的器件提供编程和逻辑/串行 IP 调试。 Lab Edition 不需要许可或激活许可密钥。
如何分辨xilinx FPGA芯片的管脚功能呢？
- 2018-07-17
FPGA 的芯片管脚 按照官方给出的手册来使用就好了，一般会根据设计需要会有指定管脚的 比如时钟网络的引脚 还有一些特殊IP核（DDR2等） 和特殊接口引脚（LVDS）等
