Eagleson[size=4] 日拱一卒，功不唐捐 为者常成，行者常至 [/size] 兰生幽谷,不为莫服而不芳;舟行江海,不为莫乘而不浮;君子行义,不为莫知而止休
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verilog中$dumpfile和$dumpvar的用法
- 2018-06-11
$dumpfile和$dumpvar是verilog语言中的两个系统任务，可以调用这两个系统任务来创建和将指定信息导入VCD文件.一般是配合verdi等软件使用的，用来观察仿真波形的
fpga中开发板问题
- 2018-05-15
xilinx的器件结构比altera更灵活，短线资源丰富，低端器件可玩性更高，spartan6逻辑能够实现分布式ram，带dsp单元，支持动态重配置，关键是价格低廉！cyclone都到4代了，结构基本没变，如果spartan6里面没有gtp cyclone4里根本不会有，cyclone5还见不到影子（估计看到xilinx统一架构才改的结构），altera给人的感觉是小气！低端的cyclone几乎什么都不支持，不同容量的器件封装不兼容，altera一直在跟着xilinx的屁股走，看到spartan6有mcb才开始在cyclon5里集成，等对手的产品都定型了才做个比对手稍微大点点的器件然后说：“你看看，我的容量比他的大，选我的没错啊”xilinx用的少的原因是都是bga的（spartan6），最少四层板！个人做成本比两层的高，低端板子客户都是学生，价格太高不好卖，有个网友做了一批xc6slx16的板子，成本也不是很贵。xc6slx25fgg484和xc6slx75fgg484都可以用四层搞定，没人搞而已！