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硬件工程师需要掌握哪些技能比较好，我也知道所有都掌握最好，挑重点说，精力有限，fpga和硬件设计有关系么，需要掌握么

a0ae1aa513e0ae45 2018-10-19 阅读：1351

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Error (204012): Can't generate netlist output files because the file "D:/VHDL/nios/lcdcore/synthesis/submodules/lcdcore_nios2_gen2_0_cpu.v" is an OpenCore Plus time-limited file. Remove the unlicensed cores or obtain a license for those OpenCore Plus time-limited IP cores used in the design. The Intel FPGA Knowledge Database contains many articles with specific details on how to resolve this error. Visit the Knowledge Database at https://www.altera.com/support/support-resources/knowledge-base/search.html and search for this specific error message number.​Error (204009): Can't generate netlist output files because the license for encrypted file "D:/VHDL/nios/lcdcore/synthesis/submodules/lcdcore_nios2_gen2_0_cpu.v" is not available我配置完qsy之后，将原理图进行编译的时候出现这两类错误，这是哪儿的原因？？？？​

無唁苡對 2018-10-19 阅读：1154

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我用quartus ii就能完成fpga的所有配置，那为什么还要用nios ii？？？两者有联系么？

無唁苡對 2018-10-19 阅读：884

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FPGA写解码，怎么做到时钟同步，调制是OOK，调制解调独立

d1fb6c5b831aa2bc 2018-10-18 阅读：885

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Xilinx的FPGA有哪些板上调试的方法？

夕阳血 2018-10-18 阅读：893

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自己画了一个FPGA的板子，FPGA型号为EP4CE22F17     Flash型号为M25P64（16引脚）。用Jtag口烧写jic文件总是烧录83%出现错误，哪位大神能指点一下。​Jtag原理图如下所示

listening 2018-10-17 阅读：1119

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想学习FPGA不知道如何入手，帮忙推荐推荐看什么书还是看视频，有没有便宜点的开发板推荐，

Wyatt0007 2018-10-17 阅读：776

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我用fpga的pll生成两个倍频时钟，但是两个时钟好像有倍数的关系。我第一个时钟设置成400M，第二个时钟设置成1000M就报错，设置成1200M就好了。当我第一个时钟为100M的时候，第二个时钟为1000M就可以。这是为什么？？？

無唁苡對 2018-10-15 阅读：1039

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VHDL实现分频 FGPA/CPLD

我想分频实现50%占空比的时钟，但是波形不平滑，是什么原因？？？

無唁苡對 2018-10-13 阅读：865

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fpga的程序用quartus ii下载一直failed，也没提示错误，这怎么检查？？？

無唁苡對 2018-10-12 阅读：2974

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我从地址00000写入ram，但是读的时候需要从00001开始读结果才是对的，这是为什么？？？

無唁苡對 2018-10-11 阅读：982

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fpga时序 FGPA/CPLD

fpga接收一帧数据，但是不知道丢没丢失数据，如果数据丢失则舍弃这一帧数据，fpga这边应该怎么判断这帧数据丢没丢失，这有什么办法？？？？

無唁苡對 2018-10-11 阅读：909

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vhdl计数 FGPA/CPLD

cnt_cmt=“10011”时，即我收集到20个数据后令rwcmd1=‘1’。但是中途这20个数据可能丢失，所以如果数据丢失的话我要让cmt1=“00000”，也就是舍弃这组数据重新再收。这应该怎么办？？？？

無唁苡對 2018-10-10 阅读：796

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哪款FPGA是主流的？

冷月清风 2018-10-08 阅读：1720

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如何使用fpga实现数据位宽转换？

捷波 2018-09-29 阅读：1993

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如何计算异步FIFO深度?

捷波 2018-09-29 阅读：1358

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我现在的设计存在一个跨时钟域的问题，准备用FIFO解决，但是不知道FIFO的深度该怎么设？FIFO输入频率156.25M，位宽1024，输出频率312.5M，位宽512

US 2018-09-29 阅读：1153

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想深入学习，但是不是很理解搜到的答案

owl1 2018-09-28 阅读：1200

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在使用vivado对ip使用ooc进行综合一直会报：[Timing 38-316] Clock period '20.000' specified during out-of-context synthesis of instance 'mb_system/mb_system/microblaze_0_local_memory/lmb_bram' at clock pin 'clka' is different from the actual clock period '10.000' this can lead to different synthesis results.我如何在ip生成过程给他们指定时钟频率呢？

US 2018-09-28 阅读：2849

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vivado内如果我想操作fpga的配置flash，根据原理图却发现那几个管脚是配置管脚，无法绑定，有什么办法可以绑定呢？

US 2018-09-27 阅读：1701
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