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我we和rd有说明，为什么在RTL图里边却没有连接？？代码：RTL图：

無唁苡對 2018-07-31 阅读：1143

1

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vhdl中fifo存储 FGPA/CPLD

如果我tcmd1tcmd2tcmd3同时等于‘1’，3个data_in数据能存入到fifo_ram中不被覆盖么?

無唁苡對 2018-07-31 阅读：645

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vhdl实现延时 FGPA/CPLD

我想在两个if之间加延时怎么加？？？

無唁苡對 2018-07-31 阅读：1021

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FPGA需要将设计好的配置固化到外置FLASH中，那么这些固化代码可以加密保护吗？如果需要对FPGA的设计加密该如何操作？

捷波 2018-07-30 阅读：1990

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在安装Quartus II 13.0.0.156 的过程中报错，提示Quartus II Help 13.0.0.156 已停止工作。

捷波 2018-07-30 阅读：1265

1

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D触发器怎么作为延时，是先定义一个D触发器，然后级联，然后元件例化component，之后用到要使用延时的地方么？？？延时函数：

無唁苡對 2018-07-28 阅读：2726

1

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VHDL双向口 FGPA/CPLD

我qcmd和qout都是双向口，为什么我收不到数据，哪里错了么？改成并行，也不行。RTL:

無唁苡對 2018-07-28 阅读：987

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vhdl双向口 FGPA/CPLD

qout，qcmd是输入输出双向口，我这样定义后我接收不到数据，为什么？？

無唁苡對 2018-07-27 阅读：738

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fpga实现fifo FGPA/CPLD

我把data_out给到fifo的输入，data_in给到fifo的输出，rcmd给到fifo的写使能，datalength得到fifo的读使能，empty是fifo的空标志。为什么我同时发两个数据还是会被覆盖。

無唁苡對 2018-07-26 阅读：1036

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为什么没用状态机之前qout，qcmd这么定义没错，用了之后就出错了？？？​​

無唁苡對 2018-07-26 阅读：1017

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verilog中两个模块使用同一信号线时，如何使其连接到相应的模块？

捷波 2018-07-26 阅读：1688

1

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vhdl的loop语句 FGPA/CPLD

我想当oe=‘1’时执行下一语句，这样写为什么不对，怎么改？？？

無唁苡對 2018-07-25 阅读：786

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如果有两个数据同时来，而且发送使能同时触发，有什么方法可以让两个数据同时发送出去。如果mout2和mout3同时来，并且tcmd2tcmd3ccmd2ccmd3都为1，怎么把数据发出去？？？？

無唁苡對 2018-07-24 阅读：871

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FPGA感觉用的人比以前多了，那要应用FPGA要掌握什么，FPGA会不会在很多应用上取代微控制器或者DSP？

great_CC 2018-07-23 阅读：1059

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弄了好几天，fifo发送的数据总是不对。不用fifo是数据正确，但是当数据同时来时，没法同时发送出去，所以需要fifo缓存器，希望大家帮忙看看，指导一下，谢谢。（附上部分代码和rcmd1的波形图）

無唁苡對 2018-07-23 阅读：882

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vhdl的loop语句 FGPA/CPLD

 while(datalength>0)loop.....我需要在datalength>0时一直循环，但是while。。loop需要有次数限制，还有什么语句可以用？

無唁苡對 2018-07-21 阅读：1330

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vhdl实现fifo FGPA/CPLD

我想实现简单的fifo，当我需要的两个数据同时来时，不能一起发出去，必须要有先后。于是需要fifo把数据先存起来，之后顺序发出去。但是不知道为什么我的数据总是接收不正确。​

無唁苡對 2018-07-20 阅读：963

21

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这是什么情况？

@曲终人散@ 2018-07-19 阅读：881

6

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vhdl拆分数据 FGPA/CPLD

 vhdl中怎么把16位数据拆分成2个8位数据？？？

無唁苡對 2018-07-19 阅读：1190

10

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DSP与FPGA组成的方案中，FPGA的作用是什么有没有参加运算

明有几时有 2018-07-19 阅读：1399
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